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公開
Ⅲ. 研究開発成果 3.3 研究開発項目毎の成果②不揮発アーキテクチャの研究開発
目的
◆研究開発項目① 得られたメ を用 現行 キ結果
◆ データサイズ、書き込み頻度に応じて最適な書き込みを選択不揮発アーキテクチャの研究開発【実施者：中央大学，エルピーダメモリ（2010年度のみ）】
◆研究開発項目①で得られたメモリを用い、現行のアーキ テクチャの消費電力に対し実質上1/10以下に削減する 不揮発アーキテクチャの構成事例を提供 Chip #0 【従来のSSD】 【提案するSSD】 70 B /s ) SSD MLC NAND 14 16 回数 書き込み性能：x 11 ◆ デ タサイズ、書き込み頻度に応じて最適な書き込みを選択 ◆ 断片化したデータ、頻繁に書き換えるデータはReRAMに記憶 ◆ 大きなデータ・アクセスが少ないデータはフラッシュメモリに書き込む実施内容
◆ 仮想デモシステムの開発 機能記述モデルを組み合わせた 仮想デモシステムを開発 CPU 最適なアーキテク チャ・ReRAMの仕様 MLC NAND #1 #2 #3 0 10 20 30 40 50 60 W rit e pe rf or m a n c e ( M B SSD MLC NAND total capacity x11 0 2 4 6 8 10 12 0 1000 2000 3000 4000 フラッ シ ュ メ モ リ の 書 き 換 え 従来技術 しきい値40%で NANDに書き 込み 可変しきい値 ◆ 仮想デモシステムの開発 プラットフォームCADの構築 バ ス DRAM ReRAM ECC インタフェース SRAM ウエア・レベリング チャ ReRAMの仕様 を探索 ◆R RAMとフラ シ メモリの ReRAM MLC NAND only ReRAM + MLC NAND (AF+MRU+RAAF) ストレージの断片化を抑制 0 0 1 2 3 4 WNormalized write data size
0.10 0.12 0.14 0.16 y (J/ M B ) SSD MLC NAND total capacity 書き込みデータ量 電力：93%削減 フラッシュメモリの書き換え回数：x 1/7 ReRAMへの要求 時 システムレベルの消費電力・性能等を評価 フラッシュメモリ インタフェース ◆ReRAMとフラッシュメモリの ハイブリッド構成の低電力メモリ システムを提案し、電力1/10以下 を実現 RAM Channel1 I/O MLC MLC MLC 0.00 0.02 0.04 0.06 0.08 0 1 2 3 4 W ri te en er g y
Normalized write data size
-93% -79% ストレージの交換 コストを削減 （~ x 1/7） アクセス時間 ≦3us 書き換え回数 ≧105回 容量 ≧8Gbit SCM (ReRAM) NAND flash DRAM TSV … SSD controller MLC NAND MLC NAND MLC NAND MLC NAND RAM I/O Channel 2 Tables: • Addr. translation • Wear-leveling • USFT • MRU Ready/Busy, WE, RE, … Ready/Busy, WE, RE, … SSD … MLC NAND MLC NAND MLC NAND NAND Host PCI Express, SATA,
成果のまとめ・残された課題
・電力1/10以下を達成 電力93%削減、性能11倍増加、信頼性7倍を同時に達成 ・ReRAMのスペックを明確化し、研究①にフィードバック成果
事業原簿：19ページ24
memory TSV Ready/Busy, WE, RE, … ReRAM I/O SSD controller … SATA, SAS, USB, SD … アクセス時間≦3us、書き換え回数 ≧105回、容量 ≧8Gbit 実用化するアプリケーションでのアルゴリズムの最適化課題
公開
①高速不揮発メモリの開発
1） 単体メモリセル評価【実施者 エルピ ダメモリ 産総研 シャ プ】
Ⅲ. 研究開発成果 3.3 研究開発項目毎の成果1） 単体メモリセル評価【実施者：エルピーダメモリ，産総研，シャープ】
目的
書 指 抵抗 抵抗 １k １0k 抵抗 １k １0k結果
2
◆書き込み電流≦50uAを目指したメモリセル抵抗素子膜の 成膜プロセス条件の最適化 ◆高速書き込みなどのReRAM特性の確認、及び、書き換え 回数・データ保持特性などの信頼度データ取得 ◆高速書き込み 10nsecでの 高速&低電流 書き込み達成 ET パルス印加後 (a .u) １0 １00 Iset 28uA Iset 22uA ET パルス印加後 (a .u) １0 １00 Iset 28uA Iset 22uA ◆中規模アレイTEGと同等のメモリセルを1T1R構成で評価 (下部電極サイズ 50 )実施内容
◆1E8サイクル書き換え耐性 (no Verify)
書き込み達成 S
10ns SETパルス幅(sec)
1.E-08 1.E-07 1.E-06 1.E-05 1.E-04 1.E-03
１
S
10ns SETパルス幅(sec)
1.E-08 1.E-07 1.E-06 1.E-05 1.E-04 1.E-03
１
(下部電極サイズ：50nmφ)
試作TATを短縮し、早期のプロセスフィードバックを実現
◆1E8サイクル書き換え耐性 (no Verify)
HRS 1k 10k a nce (a.u) 100k 108サイクル 達成
結果
1
◆低電流動作 20 A/ llの実力把握 100M 1 LRS 10 100 Resist a 1-100 1K 10K 100K 1M 10M 5 00 2 00結果
1
◆低電流動作 a bility (% ) 90 99 99.9 ~20uA/cellの実力把握 HRS LRS a bility (% ) 90 99 99.9成果のまとめ・残された課題
Switching Cycle 5 2 低電流動作 高速書き込みSCM実用化目標以上の u mulativ e Prob a 1 10 30 50 70 90 ISET =22uA IRESET=27uA u mulativ e Prob a 1 10 30 50 70 90成果
事業原簿：46ページ25
低電流動作,高速書き込み,SCM実用化目標以上の 書き換え耐性を確認。 更なる微細化セル対応用に電流低減を目指す 0 20 40 60 100 Current (uA) C u 0.1 80 1 10 100 1k 10k Resistance (a.u) C u 0.1成果
課題
公開
①高速不揮発メモリの開発
2) 1 中規模アレイ チ プ開発 評価【実施者 エルピ ダメモリ シャ プ】
Ⅲ. 研究開発成果 3.3 研究開発項目毎の成果2)-1 中規模アレイ チップ開発・評価【実施者：エルピーダメモリ，シャープ】
結果
2
◆Data Retention目的
実施内容
◆64Mbitの容量を持つアレイTEGにて、ReRAM特性ばらつき の低減及び信頼性データの蓄積を行う R ate (s) 10 ear 85℃ 125℃ 150℃ 175℃ 55℃ 8.5年@85℃ 240年 @55℃ 1E9 1E11実施内容
◆設計最小寸法65nmプロセスで、選択デバイスにプレーナー タイプのMOS Tr.を使用 1% Failure R 10year 1year 1E7結果
1
◆抵抗分布(w/ Verify) Ti m e t o 1E3 1E5 22 24 26 28 30 32 34 36 % ) 99 9 99.99 99.999 99.9999 HRS/LRSの クロスポイントは 0.003% 1/kT 0.003% F requency ( % x 42 50 30 70 90 99 99.9 LRS HRS 240年@55Cの実力把握 不揮発メモリとして240年@55Cを実現。成果のまとめ・残された課題
素子の改善と合せ、 Verifyの最適化を 進める C umulative F 30 10 1 .01 .1 .001 .003成果
事業原簿：47ページ 抵抗分布の改善 ・tail bitの不良解析、Verify最適化ほか推進中26
C Resistance (a.u) 1 10 100 1k 10k .0001課題
公開
①高速不揮発メモリの開発
2) 2 中規模アレイ 縦MOSアレイTEG開発 評価【実施者 エルピ ダメモリ シャ プ】
Ⅲ. 研究開発成果 3. 研究開発項目毎の成果2)-2 中規模アレイ 縦MOSアレイTEG開発・評価【実施者：エルピーダメモリ，シャープ】
目的
結果
2
プ プ 構造 ◆抵抗分布 ◆大容量プロトタイプで用いるセル構造（設計最小寸法40nm プロセス＆選択デバイスにセルサイズが4F2となる縦MOS Tr. 適用)を用いた設計と開発 ◆1Gbitの容量を持つアレイでの特性評価 cy (% ) 99 99.9 HRS 99.99 99.999 99.9999結果
1
<縦MOSアレイ セル構造> 最小寸法40nm 縦MOSアレイで スイッチング特性 確認 ive Frequen 30 50 70 90 6倍 LBL(Local Bit Line)
ReRAM
WL
LBL
(Local Bit Line)
ReRAM WL Contact Plug Si pillar 抵抗分布は 今後改善予定 Cumulat 0.1 1 10 Forming 0.01 //WL Memory Cell //BL Memory Cell (Word Line) SP (Source Plate) (Word Line) SP (Source Plate) LRS 0.001 0.0001 Resistance (a.u) 1 10 100 1k 10k
成果のまとめ・残された課題
・40nmプロセス,4F2セルの試作成功。 ・ギガビットアレイでReRAM特性を確認 40nmプロセスでの 微細セル試作完了 断面成果
事業原簿：50ページ27
ギガビットアレイでReRAM特性を確認。 ⇒ストレージクラスメモリ実現への可能性を提示 抵抗分布の改善(セルトランジスタ周りのプロセス改善ほか) (断面TEM)課題
公開
①高速不揮発メモリの開発
3) 大容量プロトタイプチ プ設計【実施者 エルピ ダメモリ】
Ⅲ. 研究開発成果 3. 研究開発項目毎の成果3) 大容量プロトタイプチップ設計【実施者：エルピーダメモリ】
目的
結果
2
◆「 揮発 キ ク 適用 能な大容量プ タイプ ◆ プ全体シ シ により動作確認 ◆「不揮発アーキテクチャ」に適用可能な大容量プロトタイプ チップの設計 項目 目標 シミュレーション結果ページプログラム時間(typical) 8us 8.48us ◆チップ全体シミュレーションにより動作確認
◆目標仕様に対するシミュレーション結果は以下の通り
結果
1
ブロック消去時間(typical) 0.5ms 0.78ms
1stアクセス時間 (max.) 1us 1.2us
シリアルアクセス時間(min.) 5ns 5ns
Din/Dout SDR Mode: 200MB/s 200MB/s
◆8Gb プロトタイプチップ設計 Din/Dout
スループット(max.) SDR Mode 200MB/sToggle Mode: 400MB/s 200MB/s400MB/s 動作電流1 (max.)
@Din/Dout Burst SDR Mode: 30mAToggle Mode: 200mA 46.3mA (@tCK=5ns)8.5mA (@tCK=30ns) 動作電流2 (max.)
@Program/Erase 30mA Program:49.22mAErase:24.85mA
◆8Gb プロトタイプチップ設計
@Program/Erase Erase 24.85mA
スタンバイ電流(max.) 50uA 19uA
8.02mm
成果のまとめ・残された課題
11.95mm
成果
8Gb プロトタイプチップ設計完了。事業原簿：51ページ
