Quartus II　クイック・スタート・ガイド

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Quartus II 基本設計操作フロー

Quartus II クイック・スタートガイド

ver.2.0 2010 年 1 月

1. はじめに

弊社では、Quartus®_{II をはじめて使用する方を対象に、『Quartus II はじめてガイド』と題した簡易操作マニュアルを提供し} ています。この資料では、Quartus II の基本的な作業フローをご案内すると共に、各オペレーションではどの資料を参考にするのが適当かをご紹介しています。

2. Quartus II の基本操作フロー

以下の図は、Quartus II の基本操作フローを示しています。プロジェクトの作成から、プログラミングまで Quartus II のみで行うことが可能です。スステテッッププ 11.. ププロロジジェェククトトのの作作成成スステテッッププ 22.. デデザザイインンのの作作成成スステテッッププ 33.. フファァンンククシショョンン・・シシミミュュレレーーシショョンンスステテッッププ 44.. ピピンン配配置置・・そそのの他他オオププシショョンン設設定定スステテッッププ 55.. ココンンパパイイルルスステテッッププ 66.. タタイイミミンンググ・・シシミミュュレレーーシショョンンスステテッッププ 77.. ププロロググララミミンンググ

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3. Quartus II の基本操作

Quartus II の操作フローを各項目にわけ、紹介します。

ステップ

1. プロジェクトの作成

Quartus II ではプロジェクト単位でデザインの開発を進めていき、設計を始めるときは、必ずプロジェクトを作成する必要があります。プロジェクトの作成は File メニュー ⇒ New Project Wizard… にて行います。

※ 詳細はEDISON (http://www.altima.jp/edison/index.html) にて公開中の以下の資料をご覧ください。『Quartus II はじめてガイド－プロジェクトの作成方法』

ステップ

2. デザインの作成

プロジェクトを作り終えたら、次にデザインを作成いたします。デザインは File メニュー ⇒ New より、回路図で設計する場合は “Block Diagram/Schematic File” を、ハードウェア言語で設計される場合は、使用する言語（AHDL ・ Verilog HDL ・ VHDL）を選択し、OK ボタンをクリックします。また、デバッグ機能として、RTL Viewer をご活用ください（4-1 節を参照）。

※ 詳細はEDISON (http://www.altima.jp/edison/index.html) にて公開中の以下の資料をご覧ください。『Quartus II はじめてガイド - 回路図エディタの使い方』

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ステップ

3. ファンクション・シミュレーション

（RTL シミュレーション）

デザインを作成し終えたら、次にファンクション・シミュレーションで回路仕様を確認し、論理的に動作するかを検証します。ファンクション・シミュレーションでは配置配線による遅延は考慮されておりません。ファンクション・シミュレーションの操作手順は以下のとおりです。 1）入力波形ファイルの新規作成 2）入力波形ファイルへの入力 3） Simulator Tool の起動 4）シミュレーション・モードの設定 5）シミュレーション実行 ※ テストベンチ（言語）を使用するシミュレーションを行う場合は、言語シミュレータの ModelSim®_-Altera®_{をご利用くださ} い。 ※ 詳細は EDISON (http://www.altima.jp/edison/index.html) にて公開中の以下の資料（使用する環境のもの）をご覧ください。『Quartus II はじめてガイド - シミュレーション方法』『ModelSim-Altera の使い方』

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ステップ

4. ピン配置・その他オプション設定

コンパイルを実行する前に以下の設定を行う必要があります。未定の場合は、未設定のままコンパイルを行えますが、決定後には再コンパイルを実行してください。 − ピンの配置 − I/O 規格の設定 − 未使用 I/O ピンの設定 − コンフィギュレーションの設定 − その他のオプション設定 ※ 詳細は EDISON (http://www.altima.jp/edison/index.html) にて公開中の以下の資料をご覧ください。『Quartus II はじめてガイド－ピンアサインの方法』

『Quartus II はじめてガイド－ Device & Pin Options 設定方法』『Quartus II はじめてガイド－ Assignment Editor の使い方』

『Quartus II はじめてガイド－よく使用する Logic Option 設定方法（個別設定）』『Quartus II はじめてガイド－タイミング制約の設定方法（Classic Timing Analyzer）』

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ステップ

5. コンパイル

コンパイルでは回路図・言語のチェックや論理合成、配置配線、プログラミング用のファイルの生成、タイミング検証などを行います。この節ではコンパイルについて紹介します。（コンパイル時間短縮方法は、4-3 節を参照ください。）コンパイラが実行することコンパイラは下記のことを実行します。 − Analysis 回路図・言語構文をチェックします。 − Synthesis 論理合成（論理回路を最適に考え直すこと）を行います。 − Fitter 配置配線（ロジック、ピンをデバイスに配置し配線すること）を行います。 − Assembler プログラミング用のファイルを生成します。 − Timing Analyzer タイミングを検証します。

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1）コンパイルの実行

コンパイルの実行は、Processing メニュー ⇒ Start Compilation より行うことができます。“Full compilation was successful” メッセージ・ボックスが確認できたら、コンパイル終了です。 2）コンパイラ・レポートの確認コンパイラ・レポートより、どのような処理（配置配線・タイミングなど）が行われたかを確認します。 ※ 詳細は EDISON (http://www.altima.jp/edison/index.html) にて公開中の以下の資料をご覧ください。『Quartus II はじめてガイド - コンパイル』『Quartus II はじめてガイド - デバイスの未使用ピンの状態とその処理』

ステップ

6. タイミング・シミュレーション

次に遅延を考慮した動作検証を行います。タイミング・シミュレーションの操作手順は以下のとおりです。 1） Simulator Tool の起動 2）シミュレーション・モードの設定 3）シミュレーション実行 ※ テストベンチ（言語）を使用するシミュレーションを行う場合は、言語シミュレータの ModelSim-Alteraをご利用ください。 ※ 詳細は EDISON (http://www.altima.jp/edison/index.html) にて公開中の以下の資料（使用する環境のもの）をご覧ください。『Quartus II はじめてガイド - シミュレーション方法』『ModelSim-Altera の使い方』

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ステップ

7. プログラミング

次にプログラマを起動し、デバイスにデータを書き込みます。プログラミングの操作手順は以下のとおりです。 4）プログラマの起動 5）プログラミング・ハードウェアの設定 6）プログラミング・モードの選択 7）プログラミング・ファイルの選択 8）プログラミング・オプションの選択 9）プログラミング実行 ※ 詳細は EDISON (http://www.altima.jp/edison/index.html) にて公開中の以下の資料をご覧ください。『Quartus II はじめてガイド - デバイス・プログラミング方法』

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4. その他の関連機能

4-1. Netlist Viewer

Netlist Viewer は、デザイン構造を解析し、Quartus II によるデザインの解釈を確認できる回路図を提供します。RTL Viewer、 State Machine Viewer、および Technology Map Viewer により、デバッグ、最適化、または制約条件入力プロセスにおいて、初期合成結果や完全にマップされた合成結果を表示できます。

※ 詳細は EDISON (http://www.altima.jp/edison/index.html) にて公開中の以下の資料をご覧ください。『Quartus II - Netlist Viewer の使い方』

4-2. Chip Planner

Chip Planner では、アルテラ・デバイスの内部構造の表示、内部タイミングの調査、デバイス内のリソースに対する機能とプロパティ設定の編集を行うことができます。

※ 詳細はEDISON (http://www.altima.jp/edison/index.html) にて公開中の以下の資料をご覧ください。『Quartus II - Chip Planner クイック・ガイド』

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4-3. インクリメンタル・コンパイル

インクリメンタル・コンパイルは、デザインで変更されていないパーティションのコンパイル結果と性能を維持し、新しいコンパイルを変更されたデザイン・パーティションにのみ集中させることによって、デザインのコンパイル作業における繰り返し時間を大幅に短縮（最大 70%）させることを可能にします。 ※ 詳細は EDISON (http://www.altima.jp/edison/index.html) にて公開中の以下の資料をご覧ください。『Quartus II - インクリメンタル・コンパイルクイック・ガイド』

4-4. デザイン・パーティション・プランナ

デザイン･パーティション・プランナ（Design Partition Planner）は、インクリメンタル・コンパイル機能をさらに効率良く活用するためのグラフィカル・インタフェースです。

※ 詳細は EDISON (http://www.altima.jp/edison/index.html) にて公開中の以下の資料をご覧ください。『Quartus II - デザイン・パーティション・プランナクイック・ガイド』

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4-5. SignalTap II

SignalTap®_{II ロジック・アナライザは、FPGA の内部信号のデータをキャプチャおよび表示する Quartus II に搭載されたシ}

ステム・レベルのデバッグ・ツールです。

※ 詳細は EDISON (http://www.altima.jp/edison/index.html) にて公開中の以下の資料をご覧ください。『Quartus II - SignalTap II クイック・ガイド』

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5. トレーニングのお知らせ

弊社では Quartus II を習得していただくために、これら資料の他にインストラクター・トレーニングも開催しております。講師と対面しながらの講義ですので、疑問点はその場で解決できます。また、実際にマシン上でソフトウェアを操作しながら学ぶハンズオン・トレーニングにより、スキルアップのスピードが向上できます。これからアルテラの FPGA を導入する方（導入を検討している方）や Quartus II を基礎からしっかりと学びたい方を対象とした導入コースを以下にご紹介します。是非ご参加ください。各コースの日程およびお申し込み、またその他のコースは、弊社のホームページをご覧ください。 ◆ FPGA 設計入門編（アルティマ・ワークショップ） □ コース内容

FPGA の特徴やメリットを説明し、基本となる設計手法を開発ソフトウェア Quartus II ならびに ModelSim-Altera を実際に使用しながら初歩から学びます。本コースでは実機（弊社オリジナル基板 Cyclone III Base Board）を使用した演習を行ないますので、より理解が深まります。なお本コースは、アルテラ・テクニカル・トレーニング「Quartus II 基礎編」の予習・復習コースとしてもご活用いただけます。

FPGA 設計入門編 http://www.altima.jp/seminar/fns_ws.html

Cyclone III Base Board http://www.altima.jp/campaigns/cyiiibb55_ws.html

◆ Quartus II 基礎編（アルテラ・テクニカル・トレーニング） □ コース内容「FPGA 設計入門編」コースのステップアップ・コースです。上記コースでご紹介しきれなかった Quartus II の基礎的操作や基本的な機能を、さらにじっくりと学びます。またアルティマ会場では、実機を使用した演習を実施しています。（都合により実施していない会場もございます。ご了承ください。）講師との対話式のトレーニングにより、ツールの使い方以外にもノウハウが習得できます。 Quartus II 基礎編 http://www.altima.jp/seminar/quartus2_tt.html ※ 本コースは日本アルテラ社公式トレーニングです。上記コースの他にも、お客様のニーズや目的に応じた各種ワークショップやセミナを常時開催しております。日頃のご設計に是非ご活用ください。心よりお待ちしております。 FPGA / CPLD 関連セミナ・ワークショップ一覧 http://www.altima.jp/seminar/index.html

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