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概要
こ のアプ リ ケーシ ョ ン ノ ー ト では、1 ペアの ク ロ ッ ク と 16 ペアのデー タチ ャ ネルの合計17 ペアの低電 圧差動信号伝送 (LVDS) を使用 し た、 最大 644 MHz で動作す る シ ン グルデー タ レー ト (SDR) ト ラ ン ス ミ ッ タ お よ びレ シーバについて説明 し ます。こ のデザ イ ンは、Virtex-II お よ び Virtex-II Pro に イ ンプ リ メ ン ト で き ます。 こ のアプ リ ケーシ ョ ン ノ ー ト に関連す る Virtex-II お よ び Virtex-II Pro デバ イ ス の デザ イ ン情報お よ び要件の詳細は、表 12 を参照 し て く だ さ い。添付の リ フ ァ レ ン スデザ イ ン フ ァ イ ル には、Virtex-II XC2V3000-FF1152 -5 ス ピー ドグ レー ド のデバ イ ス を対象に し た イ ンプ リ メ ン テーシ ョ ンの例が含まれています。こ の リ フ ァ レ ン スデザ イ ンには、エンベデ ッ ド ロ ケーシ ョ ン制約お よ び配線 制約を含む EDIF ネ ッ ト リ ス ト 、Verilog シ ミ ュ レーシ ョ ン、 お よ び合成テ ンプ レー ト フ ァ イ ルが イ ン プ リ メ ン ト さ れてい ます。は じ めに
SDR イ ン タ ーフ ェ イ ス は、図 1 で示す よ う に、 デー タ に対 し て ク ロ ッ ク の立ち上が り/立ち下が り 遷移 が 1 回 し かあ り ません。こ のため、 デー タ レー ト が 500 Mb/s の場合、 ク ロ ッ ク 周波数は 500 MHz に な り ます。 SDR LVDS イ ン タ ーフ ェ イ スは、XSBI (10 ギガビ ッ ト イ ーサネ ッ ト シ ス テ ムで使用 さ れ る 16 ビ ッ ト イ ン タ ーフ ェ イ ス） な ど、 テ レ コ ムお よ びデー タ コ ム市場におけ る さ ま ざ ま な標準製品に使 用 さ れてい ます。
SDR ク ロ ッ ク 周波数が Virtex-II デジ タ ル ク ロ ッ ク マネージ ャ (DCM) の最大動作周波数 (420 MHz) よ り 低い場合は、 通常のデザ イ ン手法でシ ン グルデー タ レー ト デザ イ ン を容易に イ ンプ リ メ ン ト で き ます。こ のアプ リ ケーシ ョ ン ノ ー ト では、Virtex-II デバ イ ス の AC タ イ ミ ン グ仕様を超え る こ と な く 、 DCM の最大動作周波数以上の SDR イ ン タ ーフ ェ イ ス を イ ンプ リ メ ン ト する 方法を説明 し ます。
図 2 に、Virtex-II デバ イ ス と SDR イ ン タ ーフ ェ イ ス のデバ イ ス間におけ る 送受信 SDR リ ン ク を示 し ます。 Virtex-II デバ イ ス は、 ト ラ ン ス ミ ッ タ ク ロ ッ ク を生成す る ために、SDR 周波数で動作す る LVDS ま たは LVPECL 差動出力のいずれかがあ る リ フ ァ レ ン ス ク ロ ッ ク が必要です。図 2 に、SDR 周波数で 動作す る ク ロ ッ ク ソ ース を示 し ます。一方のデバ イ ス で ク ワ ッ ドデー タ レー ト (QDR) ク ロ ッ ク 周波数 を受信 し 、 も う 一方の Virtex-II デバ イ ス に SDR リ フ ァ レ ン ス ク ロ ッ ク を送 り 返すシ ス テ ム も あ り ま す。
XAPP622 (v1.7) 2004 年 4 月 27 日
644-MHz SDR LVDS ト ラ ン ス ミ ッ タ / レ シーバ
R
図 1 : SDR ク ロ ッ ク およびデー タ イ ン タ ー フ ェ イ ス word_0
DATA
CLK
word_1 word_2 word_3
x622_01_043002
Virtex-II イ ン プ リ メ ン テーシ ョ ン
図 3 に、TX_CLOCK、TX_SDR_16D_4TO1、 お よ び RX_SDR_16D_4TO1 の3 つのモジ ュ ールで構 成 さ れてい る Vietex-II デバ イ ス SDR イ ン タ ーフ ェ イ ス を示 し ます。こ の章では、 こ れ ら のモジ ュ ール について説明 し ます。
複数の ト ラ ン ス ミ ッ タ お よ び レ シーバ を同 じ Virtex-II FPGA に イ ン プ リ メ ン ト す る こ と も 可能です。
複数の イ ン ス タ ン ス が必要な場合、RX_SDR_16D_4TO1 お よ び TX_SDR_16D_4TO1 モジ ュ ールのみ を複製 し 、TX_CLOCK モジ ュ ールは複製せずに有効な グ ロ ーバル ク ロ ッ ク リ ソ ース を保存 し ます。
TX_CLOCK モジ ュ ールには、 ア ク テ ィ ブ High SDR グ ロ ーバル ク ロ ッ ク が 2 つあ る ト ラ ン ス ミ ッ タ が含ま れてお り 、 リ フ ァ レ ン ス ク ロ ッ ク (REFCLK) お よ びシ ス テ ムデー タ パ ス ロ ジ ッ ク の ク ワ ッ ド レー ト (QDR) グ ロ ーバルク ロ ッ ク の立ち上が り/立ち下が り エ ッ ジの変化を示 し ます。
図 2 : 一般的な SDR リ ン ク システム
x622_02_051002
Virtex-II Device
Device with SDR
CLK DATA<15:0>
CLK DATA<15:0>
Reference Clock
REFCLK_P REFCLK_N
図 3 : Virtex-II SDR イ ン タ ー フ ェ イ ス RX_SDR_16D_4TO1
IBUFDS_LVDS_DIFF
TX_SDR_16D_4TO1 TX_CLOCK
CLK_qdr
Design Data Logic Path
REFCLK_N REFCLK_P
RXP_clk RXN_clk RXP_data<15:0>
RXN_data<15:0>
TXP_clk TXN_clk
TXP_data<15:0>
TXN_data<15:0>
x622_03_050503
ト ラ ン ス ミ ッ タ ク ロ ッ ク
TX_CLOCK モジ ュ ールは、 入力 リ フ ァ レ ン ス ク ロ ッ ク に対 し て、 デ ュ ーテ ィ サ イ ク ルのずれを最低 限に抑え る よ う にデザ イ ン さ れてお り 、 業界標準であ る ± 5% 以内を ク リ ア し てい ます。 こ れは、 ザ イ リ ン ク ス プ リ ミ テ ィ ブ IBUFDS_DIFF_OUT (図 4) と し て イ ン プ リ メ ン ト さ れた差動出力を持つ差動 入力 ク ロ ッ ク へバ ッ フ ァ を使用す る こ と で実現 し ます。 こ のプ リ ミ テ ィ ブは、 リ フ ァ レ ン ス ク ロ ッ ク が High 遷移中にア ク テ ィ ブ High エ ッ ジ を生成 し 、 ま た Low 遷移中 も 同様にア ク テ ィ ブ High エ ッ ジ を 生成 し ます。 こ のモジ ュ ールの出力は、2 つの グ ロ ーバルバ ッ フ ァ お よ び DCM に接続 し てい ま す ( 図 5)。こ の よ う に ク ロ ッ ク ネ ッ ト ワ ー ク を イ ンプ リ メ ン ト す る と 、デバ イ ス通過時に伴 う 立ち上が り お
よ び立ち上が り の ク ロ ッ ク ス キ ュ ー差を削除で き ます。表 1 では、TX_CLOCK モジ ュ ールの ピ ンにつ いて説明 し ます。
表 1 : TX_CLOCK モ ジ ュ ールのピ ンの説明
I/O の種類 モ ジ ュ ールのピ ン名 説明
入力 REFCLK_P
REFCLK_N
IBUFDS_F_DIFF か ら の差動 SDR ク ロ ッ ク 入力
RST ア ク テ ィ ブ High リ セ ッ ト 信号
出力 CLK_sdr_p
CLK_sdr_n
ア ク テ ィ ブ High 立ち上が り エ ッ ジのグ ロ ーバル SDR ク ロ ッ ク
ア ク テ ィ ブ High 立ち下が り エ ッ ジのグ ロ ーバル SDR ク ロ ッ ク
CLK_qdr ア ク テ ィ ブ High のグ ロ ーバル QDR ク ロ ッ ク
図 4 : IBUFDS_DIFF_OUT プ リ ミ テ ィ ブ
x622_04_101703
I IB
O OB IBUFDS_DIFF_OUT
x622_05_051402
CLKIN CLKFB PSCLK PSEN PSINCDEC RST
CLK0 CLK90 CLK180 CLK270 CLKDV CLK2X CLK2X180 LOCKED PSDONE
RST LOCK
BUFG
BUFG DCM
CLK_sdr_n
CLK_sdr_p
CLK_qdr BUFG
REFCLK_N
REFCLK_P REFCLKN
REFCLKP
TX_CLOCK
2 つのア ク テ ィ ブ High SDR グ ロ ーバル ク ロ ッ ク を使用す る 方法 と は別に、DCM を使用 し て QDR グ ロ ーバル ク ロ ッ ク を生成す る 方法があ り ます。 Virtex-II DCM ク ロ ッ ク 入力ピ ン (CLKIN) の機能を使 用す る と 、 信号が DCM のデジ タ ル遅延 ラ イ ンに適用 さ れ る 前に、 ジ ッ タ お よ び遅延を増加せずに入力 を 二分周で き ま す。 こ の機能 を イ ネーブルにす る には、DCM セルで CLKIN_DIVIDE_BY_2 属性を TRUE に設定 し ます。こ れに よ り 、SDR 周波数の半分の周波数で、 最大 AC タ イ ミ ン グ仕様を超過す る
こ と な く DCM を動作 さ せ る こ と がで き ます。図 6 に、 すべての ク ロ ッ ク 信号の波形を示 し ます。
4:1 シ リ ア ラ イザ ト ラ ン ス ミ ッ タ (TX_SDR_16D_4TO1)
こ の ト ラ ン ス ミ ッ タ (TX_SDR_16D_4TO1) は、 デー タ チ ャ ネル用の OUTSTAGE_DATA お よ び ク ロ ッ ク 出力用の OUTSTAGE_CLK と い う 2 種類の出力モジ ュ ールで構成 さ れてい ま す。こ の章では、
こ れ ら のモジ ュ ールについて説明 し ます。表 2 に、TX_SDR_16D_4TO1 モジ ュ ールの ピ ンについて説 明 し ます。
図 7 に、 ト ラ ン ス ミ ッ タ のブ ロ ッ ク 図を示 し ます。ア ク テ ィ ブ High 立ち下が り エ ッ ジの SDR グ ロ ーバ ル ク ロ ッ ク を受信す る モジ ュ ールは、OUTSTAGE_CLK のみです。デー タチ ャ ネルお よ び ク ロ ッ ク の 最終的な レ ジ ス タ ス テージは IOB に配置 さ れ、CLK_sdr_p グ ロ ーバル ク ロ ッ ク を採用 し ます。 こ のた め、 チ ャ ネル間の ス キ ュ ーを最小限に抑え る こ と がで き 、 最高のパ フ ォ ーマ ン ス を得 る こ と がで き ま す。CLK_sdr_n グ ロ ーバル ク ロ ッ ク は、 ト ラ ン ス ミ ッ タ ク ロ ッ ク の立ち下が り エ ッ ジ を生成す る 場合 にのみ使用 さ れ、 オ リ ジナルの リ フ ァ レ ン ス ク ロ ッ ク に対 し てのデ ュ ーテ ィ サ イ ク ルのずれを最低限
図 6 : TX_CLOCK 出力波形
表 2 : TX_SDR_16D_4TO1 モ ジ ュ ールのピ ンの説明
I/O の種類 モ ジ ュ ールのピ ン名 説明
入力 デー タ<63:0> 64 ビ ッ ト デー タ入力バ ス のデー タ は、LSW か ら MSW の順に レ シーバに転送 さ れ る
例 ： <15:0> <31:16> <47:32> <63:48>
CLK_sdr_p CLK_sdr_n
ア ク テ ィ ブ High 立ち上が り エ ッ ジのグ ロ ーバル SDR ク ロ ッ ク
ア ク テ ィ ブ High 立ち下が り エ ッ ジのグ ロ ーバル SDR ク ロ ッ ク
CLK_qdr ア ク テ ィ ブ High のグ ロ ーバル QDR ク ロ ッ ク RST ア ク テ ィ ブ High リ セ ッ ト
出力 TXP_data<15:0>
TXN_data<15:0>
こ れ ら の信号には、16 ビ ッ ト 送信バ ス を生成す る 差動ペ アが含まれ る 。 こ のバ ス を通過す る すべてのデー タ 送信 は、 ト ラ ン ス ミ ッ タ ク ロ ッ ク に同期する
TXP_clk TXN_clk
TXP_clk お よ び TXN_clk は、 差動お よび ソ ース同期の ク ロ ッ ク 信号を生成す る
x622_06_051302
REFCLK_P REFCLK_N CLK_sdr_p CLK_sdr_n CLK_qdr
ト ラ ン ス ミ ッ タ デー タ 出力チ ャ ネル (OUTSTAGE_DATA)
ト ラ ン ス ミ ッ タ デー タ 出力チ ャ ネル (OUTSTAGE_DATA) モジ ュ ール (図 8) は、4:1 シ リ ア ラ イ ザ と し て機能 し ます。 QDR グ ロ ーバル ク ロ ッ ク ド メ イ ンか ら 出力 さ れ る 4 ビ ッ ト デー タ は、タ イ ミ ン グ ク ロ ージ ャ を短期間で達成す る ために、 一度パ イ プ ラ イ ン化 さ れ、 送信 さ れ る 前に 4 ビ ッ ト パ ラ レ ル－シ リ アルコ ンバー タ を通過 し ます。表 3 に、 こ のモジ ュ ールの ピ ンについて説明 し ます。
QDR か らSDR グ ロ ーバル ク ロ ッ ク ド メ イ ンへのデー タ書 き 込みは、各 OUTSTAGE_DAT モジ ュ ール の ロ ー ドパルス回路に よ り 実行 さ れます。こ の ロ ー ド パルス回路は、2 つの ド メ イ ン間でデー タ が転送 さ れ る ための十分な時間が与え ら れ る よ う に構築 さ れてい ます。図 9 に、QDR ド メ イ ンお よび SDR ド メ イ ンの転送 さ れたデー タ の タ イ ミ ン グ波形を示 し ます。
図 7 : TX_SDR_16D_4TO1 ブ ロ ッ ク図
図 8 : OUTSTAGE_DATA モ ジ ュ ール 表 3 : OUTSTAGE_DATA モ ジ ュ ールのピ ンの説明
I/O の種類 モ ジ ュ ールピ ン名 説明
入力 デー タ<3:0> こ の ト ラ ン ス ミ ッ タ のデー タ ス ラ イ ス CLK_qdr ア ク テ ィ ブ High のグ ロ ーバル QDR ク ロ ッ ク
CLK_sdr ア ク テ ィ ブ High 立ち上が り エ ッ ジのグ ロ ーバル SDR ク ロ ッ ク
出力 TXP、TXN LVDS 出力デー タ (シ ン グルチ ャ ネル)
x622_07_051002
OUTSTAGE_D15
OUTSTAGE_CLK
OUTSTAGE_D0 DATA<63:0>
CLK_sdr_p RST CLK_sdr_n
CLK_qdr
TXN_data<15:0>
TXP_data<15:0>
TXP_clk TXN_clk
DATA<3:0>
CLK_qdr CLK_sdr
TXP TXN
x622_08_051002
こ のモ ジ ュ ールの タ イ ミ ン グ は非常に重要な た め、 明示的に配置す る こ と が必要に な り ま す。こ のモ ジ ュ ールには指定配線制約が含ま れてお り 、 デザ イ ン を イ ンプ リ メ ン ト す る ご と に確実に タ イ ミ ン グが 満た さ れます。そのため、 必要な配置 ロ ケーシ ョ ン制約は、 各デー タチ ャ ネルに RLOC_ORIGIN を与 え る だけにな り ます。
こ のアプ リ ケーシ ョ ン ノ ー ト に関連す る デザ イ ン フ ァ イ ルは、 バン ク 2 お よ び 3 の右側を タ ーゲ ッ ト に し てい ます。 各 OUTSTAGE_DATA モジ ュ ールは、IOB に隣接 し た 2 つの CLB ス ラ イ ス を使用 し 、 CLB ス ラ イ ス列番号お よ び行番号 よ り も 3 つ小 さ い場所か ら RLOC_ORIGIN を設定 し ます。次の例の
よ う に、 配置制約がデザ イ ンの UCF フ ァ イ ルに追加 さ れます。
INST "U_tx/OUTSTAGE_D1î RLOC_ORIGIN = X108Y66 ; NET "TXP_data<1>î LOC = U8;
NET "TXN_data<1>î LOC = U9;
INST "U_tx/OUTSTAGE_D2î RLOC_ORIGIN = X108Y68;
NET "TXP_data<2>î LOC = U6;
NET "TXN_data<2>î LOC = T6;
図 9 : OUTSTAGE_DATA 出力波形
図 10 : OUTSTAGE_DATA フ ロ ア プ ラ ン TXP 1
CLK_sdr CLK_qdr
2 3 0
Next Word Last Word
x622_09_051302
x622_10_051002
MULT18X18_X5Y10
RAMB16_X5Y10
X108 Y67 Y66 Y69 Y68
Y67 Y66 Y69 Y68
U9 U8 U2 U1 T6 U6
TXN_data<1>
TXP_data<1>
TXN_data<2>
TXP_data<2>
N/C N/C
X109 X110 X111
ト ラ ン ス ミ ッ タ ク ロ ッ ク 出力チ ャ ネル (OUTSTAGE_CLK)
ト ラ ン ス ミ ッ タ ク ロ ッ ク 出力チ ャ ネル (OUTSTAGE_CLK) モジ ュ ールは、デー タ チ ャ ネルに同期す る SDR ク ロ ッ ク 波形を再生成 し ます。こ のモジ ュ ール (図 11) は、D0 入力が ロ ジ ッ ク 1 に接続 さ れ、D1 入力が ロ ジ ッ ク 0 に接続 さ れた DDR 出力フ リ ッ プ フ ロ ッ プで構成 さ れてい ま す。表 4 では、 こ のモ ジ ュ ールの ピ ンについて説明 し ます。
4:1 シ リ ア ラ イザ レ シーバ (RX_SDR_16D_4TO1)
こ の レ シーバ (RX_SDR_16D_4TO1) モジ ュ ールには、高速レ シーバ (HSRX_16D_4TO1)、お よ び FIFO で構成 さ れてお り 、 受信 ク ロ ッ ク ド メ イ ン と 内部シ ス テ ム ク ロ ッ ク ド メ イ ンの間のデー タ を処理 し ま す。 こ の章では、 こ れ ら のモジ ュ ールについて説明 し ます。表 5 では、 こ のモジ ュ ールの ピ ンについて 説明 し ます。図 12 に、HSRX お よ び FIFO モジ ュ ール間の接続を示 し ます。
図 11 : OUTSTAGE_CLK モ ジ ュ ール 表 4 : OUTSTAGE_CLK モ ジ ュ ールのピ ンの説明
I/O の種類 モ ジ ュ ールのピ ン名 説明
入力 CLK_sdr_p ア ク テ ィ ブ High 立ち上が り エ ッ ジのグ ロ ーバル SDR ク ロ ッ ク
CLK_sdr_n ア ク テ ィ ブ High 立ち下が り エ ッ ジのグ ロ ーバル SDR ク ロ ッ ク
出力 TXP、TXN LVDS 出力 ク ロ ッ ク
表 5 : レ シーバモ ジ ュ ールのピ ンの説明
I/O の種類 モ ジ ュ ールのピ ン名 説明
入力 RXP_data<15:0>
RXN_data<15:0>
こ れ ら の信号は、16 ビ ッ ト レ シーバ入力バ ス を生成する 差動ペアで構成 さ れてい る
REFCLK レ シーバ リ フ ァ レ ン ス SDR ク ロ ッ ク
RX_sync レ シーバ位相同期化入力
SYSCLK FIFO 読み出 し 用のシ ス テ ム グ ロ ーバル ク ロ ッ ク RE ア ク テ ィ ブ High の FIFO 読み出 し イ ネーブル RST ア ク テ ィ ブ High の レ シーバ リ セ ッ ト
出力 DATA<63:0> SYSCLK に同期す る 、FIFO か ら 出力 さ れ る 64 ビ ッ ト バ ス の受信デー タ
BUFSTAT<3:0> FIFO バ ッ フ ァ が フルの状態
READY ア ク テ ィ ブ High で、 レ シーバが有効なデー タ を受信で き る こ と を示す
CLK_qdr 受信 ク ロ ッ ク の QDR （グ ロ ーバル ク ロ ッ ク ではない）
D0 D1 C0 C1 CE R S
Q FDDRRSE
CLK_sdr_n CLK_sdr_p
TXP
TXN
x622_11_050902
HSRX_16D_4TO1 モジ ュ ールは、DCM に動的位相 ト レーニ ン グ回路を含み、 デー タ 有効 ウ イ ン ド ウ の中央に受信 ク ロ ッ ク を一致 さ せ る こ と がで き ます。こ の機能に よ り 、2 つの異な る ク ロ ッ ク を使用す る 手法が実現 し ます。 こ れは、HSRX_16D_4TO1 モジ ュ ールの REFCLK お よ び RX_sync 入力を使用 し て イ ンプ リ メ ン ト で き ます。図 13 に示す と お り 、REFCLK 入力は、 ト ラ ン ス ミ ッ タ イ ン タ ーフ ェ イ ス に使用 さ れ る 入力 と 同 じ 差動入力に接続 し 、RX_sync 入力は、SDR イ ン タ ーフ ェ イ ス の RXP_clk お よ び RXN_clk ピ ンに接続 し ます。こ れに よ り 、 オ リ ジナル リ フ ァ レ ン ス ク ロ ッ ク を DCM ク ロ ッ ク 入 力の ソ ー ス と し て使用す る こ と がで き 、 ま た、 レ シーバ SDR ク ロ ッ ク 入力 ピ ンお よ び レ シーバ SDR デー タ チ ャ ネルを同 じ 場所に配置で き ます。こ の回路は、REFCLK お よびレ シーバ SDR ク ロ ッ ク 周波 数が確実に一致 し てい る 場合のみに使用で き ます。
図 14 に 示す と お り 、REFCLK 入力お よ び RX_sync 入力 は、 い ずれ も SDR イ ン タ ー フ ェ イ ス の RXP_clk ピ ンお よ び RXN_clk ピ ンに接続 し ます。こ れに よ り 、RX ク ロ ッ ク を DCM ク ロ ッ ク 入力の ソ ース と し て使用す る こ と がで き 、 レ シーバ SDR ク ロ ッ ク 入力ピ ンお よ びレ シーバ SDR デー タ チ ャ ネルを同 じ 場所に配置 し ない場合の周波数の ド リ フ ト を懸念す る 必要があ り ません。
図 15 に、 レ シーバのブ ロ ッ ク 図を示 し ます。こ の レ シーバは、2 つのモジ ュ ールで構成 さ れてい ます。
こ の 章 で は、 こ れ ら の モ ジ ュ ー ル に つ い て 説 明 し ま す。 デー タ は 左 か ら 右へ と 送信 さ れ る た め、
HSRX_16D_4TO1 モジ ュ ールが最初にデー タ を受信 し ます。こ の HSRX_16D_4TO1 モジ ュ ールは、高 図 12 : HSRX_16D_4TO1 モ ジ ュ ール
図 13 : REFCLK を使用 し た レ シーバク ロ ッ ク 手法
図 14 : 受信ク ロ ッ ク を使用 し た レ シーバ ク ロ ッ ク 手法 RXP_data<15:0>
RXN_data<15:0>
REFCLK RX_sync
DATA<63:0>
SYSCLK
BUFSTAT<3:0>
READY CLK_qdr RE
RST
x622_12_051002
x622_13_051402
RX_SDR_16D_4TO1
RXP_data<15:0> DATA<63:0>
READY BUFSTAT<3:0>
CLK_qdr RXN_data<15:0>
REFCLK RX_sync SYSCLK RE RST RXN_clk
RXP_clk REFCLKP
x622_14_051402
RX_SDR_16D_4TO1
RXP_data<15:0> DATA<63:0>
READY BUFSTAT<3:0>
CLK_qdr RXN_data<15:0>
REFCLK RX_sync SYSCLK RE RST RXN_clk
RXP_clk
速 LVDS レ シーバであ り 、 ア ラ イ ン し ていないデー タ を FIFO ブ ロ ッ ク へ送信 し 、 シ ス テ ム ク ロ ッ ク ド メ イ ンへのキ ュ ー待ち (待ち行列) を し ます。
シ ス テ ム ク ロ ッ ク と し て使用す る た めに CLK_qdr 出力が あ り ま すが、 通常は あ ま り 使用 し ま せん。
CLK_qdr 出力を使用す る 場合は、 追加 ロ ジ ッ ク へ信号を接続す る 前に グ ロ ーバル ク ロ ッ ク バ ッ フ ァ (BUFG) を挿入す る 必要があ り ます。
FIFO イ ン タ ーフ ェ イ ス の制御は、 ユーザーが定義で き ます。一般的な制御シ ス テ ムは、 バ ッ フ ァ がほぼ フ ルの状態 (例 ：BUFSTAT<3:0> = 1101) にな り 、 読み出 し が開始で き る よ う にな る ま で待機 し 、 ま た、バ ッ フ ァ がほぼ空の状態 (例 : BUFSTAT<3:0> = 0010) にな る ま で読み出 し を続け ます。 SYSCLK 周波数が CLK_qdr 周波数 と 同一の場合は、 読み出 し が開始 さ れてか ら 、FIFO が空状態にな る こ と はあ
り ません。次の Verilog コ ー ド は、 制御回路の例を示 し てい ます。
//
// RX FIFO control logic //
always @ (posedge SYSCLK) begin
if (RST_i == 1’b1 || BUFSTAT < 4’b0010 ) READ_ENABLE = 1’b0;
else if (READY == 1’b1 && BUFSTAT == 4’b1101 ) READ_ENABLE = 1’b1;
end
高速レ シーバ (HSRX_16D_4TO1)
16 デー タチ ャ ネル高速レ シーバ (HSRX_16D_4TO1) は、16 個のデシ リ ア ラ イ ゼーシ ョ ンモジ ュ ール (QDR_REG) お よ び 1 個の ク ロ ッ ク 位相シ ン ク ロ ナ イ ゼーシ ョ ンモジ ュ ール (CLKGEN) で構成 さ れて います。こ の章では、 こ れ ら のモジ ュ ールについて説明 し ます。
表 6 では、 モジ ュ ールのポー ト について説明 し 、図 16 に、HSRX ブ ロ ッ ク 図を示 し ます。
図 15 : レ シーバブ ロ ッ ク 図
x622_15_051402
HSRX_16D_4TO1 FIFO
RXP_data<15:0> DATA<63:0> DATA<63:0> DATA<63:0>
BUFSTAT<3:0>
WCLK
RCLK RE RST WCLK
CLK_qdr RXN_data<15:0>
REFCLK RX_sync SYSCLK RST
RE READY
CLK_qdr READY
ク ワ ッ ド デー タ レ ー ト レ ジ ス タ (QDR_REG)
ク ワ ッ ド デー タ レー ト レ ジ ス タ は、IOB にあ る DDR 入力レ ジ ス タ を含む DDR レ ジ ス タ の ツ リ ーを 使用 し て、 入力 SDR デー タ 用の 4:1 デシ リ ア ラ イ ゼーシ ョ ン を行い ま す。各 DDR レ ジ ス タ は、SDR の半分の周波数でグ ロ ーバルク ロ ッ ク (CLK_ddr) を使用 し てい ます。 CLK_ddr は、SDR リ フ ァ レ ン ス 表 6 : HSRX モ ジ ュ ールのピ ンの説明
I/O の種類 モ ジ ュ ールのピ ン名 説明
入力 RXP_data<15:0>
RXN_data<15:0>
LVDS デー タ ピ ン
REFCLK レ シーバ リ フ ァ レ ン ス SDR ク ロ ッ ク
RX_sync レ シーバ位相同期入力
SYSCLK シ ス テ ム ク ロ ッ ク
出力 DATA<63:0> ア ラ イ ン し ていないデー タ ビ ッ ト
WCLK FIFO 書 き 込み ク ロ ッ ク は、REFCLK か ら 派生 READY ア ク テ ィ ブ High の ready ス テー タ ス
CLK_qdr リ フ ァ レ ン ス ク ロ ッ ク の QDR （グ ロ ーバル ク ロ ッ ク で はない）
図 16 : HSRX_16D_4TO1ブ ロ ッ ク 図
x622_16_051402
QDR_D15 QDR_D14 QDR_D13 QDR_D12 CLKGEN
QDR_D3 QDR_D2 QDR_D1 QDR_D0 RXP_data<15:0>
RXN_data<15:0>
RX_sync
REFCLK DATA<63:0>
RST WCLK
READY CLK_qdr
ク ロ ッ ク か ら 派生 し てお り 、最高のパフ ォーマ ン ス を得 る ために受信 ク ロ ッ ク と 位相が一致 し てい ます。
こ のモジ ュ ールの ピ ンについては、図 17 お よ び表 7 で示 し ます。
こ のアプ リ ケーシ ョ ン ノ ー ト に関連す る レ シーバデザ イ ンフ ァ イ ルは、 バン ク 6 お よ び 7 の中の左側 を タ ーゲ ッ ト に し てい ます。 各 QDR_REG モジ ュ ールは、IOB に隣接す る 2 個半の CLB リ ソ ース の 半分を使用 し 、 同 じ 列に 2 つのデー タ チ ャ ネルを配置で き ます。最初の CLB ロ ケーシ ョ ンの列お よ び 行に RLOC_ORIGIN 属性を与え る 必要があ り ます。図 18 に、XC2V3000-FF1152 デバ イ ス に 2 つの デー タ チ ャ ネルを配置 し た例を示 し ます。こ の場合、 配置制約は次の よ う に UCF フ ァ イ ルに追加 さ れ ます。
INST "U_rx/QDR_D8î RLOC_ORIGIN = X0Y80;
NET "RXP_data<8>î LOC = N30;
NET "RXN_data<8>î LOC = P30;
INST "U_rx/QDR_D9î RLOC_ORIGIN = X0Y82;
NET "RXP_data<9>î LOC = R25;
NET "RXN_data<9>î LOC = P25;
図 17 : QDR_REG モ ジ ュ ール 表 7 : QDR_REG モ ジ ュ ールのピ ンの説明
I/O の種類 モ ジ ュ ールのピ ン名 説明
入力 RXP
RXN
LVDS デー タ
CLK_ddr DDR グ ローバル ク ロ ッ ク CE_r
CE_f
立ち上が り エ ッ ジの ク ロ ッ ク イ ネーブル 立ち下が り エ ッ ジの ク ロ ッ ク イ ネーブル
出力 Q<3:0> 受信デー タ
RXP RXN
Q<3:0>
CE_r CE_f CLK_ddr
x622_17_051002
レ シーバ ク ロ ッ ク 位相ア ラ イ メ ン ト (CLKGEN)
レ シーバイ ン ターフ ェ イ ス は、 ク ロ ッ ク 位相ア ラ イ メ ン ト 回路を イ ンプ リ メ ン ト し てい ます。 こ れに よ り 、Virtex-II DCM の可変位相シ フ ト 機能を使用 し なが ら 、 デー タ 有効 ウ イ ン ド ウ の中央に リ フ ァ レ ン ス ク ロ ッ ク を ア ラ イ ン し て最高のパフ ォーマ ン ス を得 る こ と がで き ます。こ の CLKGEN モジ ュ ールの ポー ト の詳細については、図 19 お よ び表 8 を参照 し て く だ さ い。
図 18 : 受信デー タ チ ャ ネルフ ロ ア プ ラ ン
図 19 : CLKGEN モ ジ ュ ール
MULT18X18_X0Y10
RAM16_X0Y10
Y81 Y80 Y83 Y82
Y81 Y80 Y83 Y82
P30 N30 N/C N/C P25 R25
RXN_data<8>
RXP_data<8>
RXN_data<9>
RXP_data<9>
M34 L34
x622_18_101703
X0 X1 X2 X3 X4 X5
REFCLK RX_sync SYSCLK
CLK_ddr CE_r CE_f WCLK CLK_qdr READY CLKGEN
RST
x622_19_051302
図 20 に、CLKGEN モ ジ ュ ー ル の ブ ロ ッ ク 図 を 示 し ま す。 こ の イ ン ス タ ン ス の DCM は、
CLKIN_DIVIDE_BY_2 属性を使用 し て、 実際の ク ロ ッ ク 入力周波数を リ フ ァ レ ン ス SDR ク ロ ッ ク 周 波数の半分にな り ます。 DCM (CLK0) の出力を BUFG に接続 し 、DDR グ ロ ーバルク ロ ッ ク を レ シー バデー タチ ャ ネルに与え ます。 RX_sync 入力は、IOB にあ る DDR レ ジ ス タ のデー タ ピ ンに接続 さ れ、
CLK_ddr グ ロ ーバル ク ロ ッ ク は、 ク ロ ッ ク 入力に使用 さ れます。こ の回路は、デー タ と 同一です。 DDR 入力レ ジ ス タ の出力は、 位相同期化 ロ ジ ッ ク を通過す る 前にデバ イ ス の レ ジ ス タ に接続 さ れてい ます。
図 21 に、 レ シーバデー タパ タ ーン、RX_sync、REFCLK、 お よび 3 つの CLK_ddr 信号の ス テー ト の 波形を示 し ます。実際に RX_sync は SDR ク ロ ッ ク 信号であ る ため、デー タチ ャ ネルの 2 倍の ク ロ ッ ク 変遷があ り ます。 CLKGEN モジ ュ ールが リ セ ッ ト さ れ る と 、DCM は REFCLK 信号を ロ ッ ク し て位相 のずれを ゼ ロ にす る 調整が開始 し ます。
DCM が ロ ッ ク し た後、RX_sync DDR レ ジ ス タ が DDR レ ジ ス タ の両方の出力か ら 安定 し た ロ ジ ッ ク 0 を受け取 る ま で、 位相調整ブ ロ ッ ク は位相カ ウ ン タ (ps_count) を イ ン ク リ メ ン ト し ます。位相カ ウ ン タ は、 値が ０ でな く な る ま で イ ン ク リ メ ン ト を続け、 デー タ 有効ウ イ ン ド ウ の末尾 (zero_end) を示 し ます。位相カ ウ ン タ は、 安定 し た ロ ジ ッ ク １ が出力 さ れ る ま で イ ン ク リ メ ン ト を続け、 デー タ 有効 ウ イ ン ド ウ の開始 (ones_start) を示 し ます。
デー タ 有効 ウ イ ン ド ウ 末尾の位相 カ ウ ン タ が 96 （SDR 周期の 75%）以上の場合、 有効 ウ イ ン ド ウ (ps_compare) の中央は、 論理式 (zero_end + ones_start)/2 - 64 で決定 し ます。カ ウ ン タ が 96 以下の場 合は、 次の安定 し た 0 ス ト リ ームの末尾が来る ま で位相カ ウ ン タ は イ ン ク リ メ ン ト を続け ます。 デー タ 有効ウ イ ン ド ウ (ps_compare) の中央は、 論理式 (ones_start + zero_end)/2 で決定 し ます。 有効ウ イ ン ド 表 8 : CLKGEN モ ジ ュ ールのピ ンの説明
I/O の種類 モ ジ ュ ールのピ ン名 説明
入力 REFCLK リ フ ァ レ ン ス SDR ク ロ ッ ク
RX_sync レ シーバ位相シ ン ク ロ ナ イ ゼーシ ョ ン入力 RST リ セ ッ ト
SYSCLK 位相制御ア ラ イ メ ン ト ロ ジ ッ ク 用のシ ス テ ム ク ロ ッ ク
出力 CLK_ddr 1/2 受信 ク ロ ッ ク
CLK_qdr 1/4 受信 ク ロ ッ ク
CE_r, CE_f DDR ク ロ ッ ク イ ネーブル信号 WCLK FIFO 書 き 込み ク ロ ッ ク
READY ア ク テ ィ ブ High ク ロ ッ クの ready ス テー タ ス
ウ (ps_compare) の中央が決定す る と 、位相カ ウ ン タ は ps_compare の値に達す る ま でデ ク リ メ ン ト を続 け ます。
図 20 : CLKGEN ブ ロ ッ ク 図
図 21 : ク ロ ッ ク 位相の同期化
BUFG
CLK RST LOCKED PS_DONE SYNC1 SYNC0 CLKIN
CLKFB RST PS_CLK PS_EN PS_INCDEC
CLK0 CLK2X CLKDV
LOCKED PS_DONE DCM
RST
PS_CLK PS_EN PS_INCDEC PS_LOCK
CLK_ddr
READY RX_sync
REFCLK
IOB
IOB
CLK_qdr
x622_20_051002
RX_sync
REFCLK
CLK_ddr
1 0 1 0 1 0 1 0
RX_data<15:0> Word_0 Word_1 Word_2 Word_3
x622_21_042403
レ シーバ FIFO (FIFO)
レ シーバ ク ロ ッ ク ド メ イ ンお よ びシ ス テ ム ク ロ ッ ク ド メ イ ン間の ク ロ ス には、512 x 64 ビ ッ ト 幅の FIFO を使用 し ます。バ ッ フ ァ ス テー タ スバ ス (BUFSTAT) は、FIFO の中に 16ｘ64 ビ ッ ト 幅のブ ロ ッ
ク がい く つ残っ てい る かを示 し ます。
ア ク テ ィ ブ High RST 信号は、 読み出 し お よび書 き 込みカ ウ ン タ を リ セ ッ ト し ます。図 22 に、FIFO モ ジ ュ ールを示 し 、図 23 には、FIFO ブ ロ ッ ク 図を示 し ます。 ま た、表 10 では、 こ のモジ ュ ールの ピ ン について説明 し てい ます。
FIFO イ ン タ ーフ ェ イ ス の制御は、 ユーザーが定義で き ます。一般的な制御シ ス テ ムは、 バ ッ フ ァ がほぼ フ ル状態 (例 ：BUFSTAT<3:0> = 1101) にな り 、 読み出 し を開始で き る よ う にな る ま で待機 し 、 バ ッ フ ァ がほぼ空 き 状態 (例 : BUFSTAT<3:0> = 0010) にな る ま で読み出 し を続け ます。 SYSCLK 周波数 が CLK_qdr 周波数 と 同一の場合は、読み出 し が開始 さ れた後に FIFO が空にな る こ と はあ り ません。次 の Verilog コ ー ド は、 制御回路の例を示 し てい ます。
//
// RX FIFO control logic //
always @ (posedge SYSCLK) begin
if (RST_i == 1’b1 || BUFSTAT < 4’b0010 ) READ_ENABLE = 1’b0;
else if (READY == 1’b1 && BUFSTAT == 4’b1101 ) READ_ENABLE = 1’b1;
end
FIFO 書 き 込みデー タ は、1 つのブ ロ ッ ク SelectRAM に 4 つのデー タチ ャ ネルがあ り 、次の よ う なマ ッ ピ ン グにな り ます。
RX_data<3:0> FIFOBLK0 RX_data<7:4> FIFOBLK1 RX_data<11:8> FIFOBLK2 RX_data<15:12> FIFOBLK3
ブ ロ ッ ク SelectRAM は、NCF フ ァ イ ルの LOC 制約を使用 し て、IOB リ ン グに最 も 隣接 し た場所に配 置す る 必要があ り ます。図 18 に、 配置の例を示 し ます。
INST U_fifo/FIFOBLK1 LOC = RAMB16_X0Y10;
図 22 : FIFO モ ジ ュ ール WDATA<63:0>
WCLK RCLK RE RST
RDATA<63:0>
BUFSTAT<3:0>
x622_22_050902
FULL_MT について
図 24 に、単に Full/Empty 状態を示すジ ェ ネ レー タ の FULL_MT モジ ュ ールを示 し ます。こ のモジ ュ ー ルは、 書き 込みア ド レ ス を読み出 し ク ロ ッ ク ド メ イ ンに同期 さ せます。バ ッ フ ァ ス テー タ スは、 読み出
し ク ロ ッ ク (WCLK) に同期 し ます。図 25 に、FULL_MT のブ ロ ッ ク 図を示 し ます。表 10 では、 こ の モジ ュ ールの ピ ンについて説明 し てい ます。
図 23 : FIFO ブ ロ ッ ク 図 CE
RST WCLK
WRADDR C
RST Q<7:0>
CE C RST
Q<7:0>
WADDR<3:0>
FULL_MT
WDATA<63:0>
RADDR<3:0>
RCLK
BUFSTAT<3:0> BUFSTAT<3:0>
RDADDR
RCLK RE
x622_23_050902
WEB ENB CLKB ADDRB DIB WEA ENA CLKA ADDRA DIA
DOA
DOB
RDATA<63:0>
表 9 : FIFO モ ジ ュ ールのピ ンの説明
I/O の種類 モ ジ ュ ールのピ ン名 説明
入力 WDATA<63:0> 書 き 込みデー タ バ ス WCLK 書 き 込み CLK
RCLK 読み出 し CLK (シ ス テ ム ク ロ ッ ク) RE ア ク テ ィ ブ High の読み出 し イ ネーブル RST ア ク テ ィ ブ High の FIFO リ セ ッ ト 出力 RDATA<63:0> 読み出 し デー タ バ ス
BUFSTAT<3:0> バ ッ フ ァ ス テー タ ス
図 24 : FULL_MT モ ジ ュ ール WADDR<3:0>
RADDR<3:0>
RCLK
BUFSTAT<3:0>
RST
x622_24_051002
PCB デザイ ンの 考察
生成 さ れた差動デー タ お よ び ク ロ ッ ク 信号を PCB に配置す る には注意が必要であ り 、 ト レ ース長 も 厳 し く 制限 さ れます。すべての信号の遅延が同一であ る こ と が理想的です。ク ロ ッ ク ト レース で異な る 遅 延が生 じ る 場合は、 受信 DCM が こ の遅延を あ る 程度ま で調整 し ます。 ただ し 、 最良の回路動作を実現 す る には、 すべてのデー タ お よ びフ レーム信号が、 数ピ コ セカ ン ド 以内で一致す る 必要があ り ます。ト レースお よ び PCB の物理的な特性については、XAPP233 を参照 し て く だ さ い。
差動 ク ロ ッ ク 信号は、 高速ではパルス が狭いため、500 MHz 以上でデ ュ ーテ ィ サ イ ク ルが 2% 以上の 差があ る 場合は、TXP お よ び TXN 信号の電圧レベルを変え る こ と がで き ます。 こ の変更は、図 26 で 示す よ う に、0.1 µF キ ャ パシ タ お よ び 1 KΩレ ジ ス タ を使用 し て、AC 終端 と DC バ イ ア ス回路を作成 し て容易に行 う こ と がで き ます。こ の回路ま たは同等の も のが PCB デザ イ ンに追加 さ れない と 、レ シー バは有効な LVDS 入力レベルを受信で き ない可能性があ り ます。。
リ フ ァ レ ン ス デザ イ ン
こ のアプ リ ケーシ ョ ン ノ ー ト で示す イ ンプ リ メ ン テーシ ョ ンの Verilog お よ び EDIF デザ イ ンフ ァ イ ル は、 次のザ イ リ ン ク ス FTP サ イ ト か ら ダ ウ ン ロ ー ド で き ます。
http://www.xilinx.co.jp/bvdocs/appnotes/xapp622.zip
イ ンプ リ メ ン テーシ ョ ンについての詳細は、readme.txtフ ァ イ ルを参照 し て く だ さ い。
図 25 : FULL_MT のブ ロ ッ ク 図 表 10 : FULL_MT モ ジ ュ ールのピ ンの説明
I/O の種類 モ ジ ュ ールのピ ン名 説明
入力 WADDR<3:0> 書き 込みア ド レ スバ ス の上位 4 ビ ッ ト RADDR<3:0> 読み出 し ア ド レ スバ ス の上位 4 ビ ッ ト
RCLK 読み出 し CLK
RST リ セ ッ ト
出力 BUFSTAT<3:0> バ ッ フ ァ ス テー タ ス
DIFF_S1 DIFF_S2
Q<3:0>
WADDR<3:0>
RADDR<3:0>
RCLK
EQ
x622_25_061802
図 26 : AC 終端および DC バイ ア ス回路 SDR Receiver
100Ω 1KΩ
Clock
Data Virtex-II
FPGA
x622_26_051002
100Ω
0.1 µF
ま と め
Virtex-II お よ び Virtex-II Pro デバ イ ス は、 シ ン グルデー タ レー ト 16 ビ ッ ト の LVDS デー タ 送信お よ び受信を イ ンプ リ メ ン ト で き ます。 周波数はス ピー ド グ レー ド に よ り 異な り ますが、Virtex-II の場合は 最大 644 MHz で あ り 、Virtex-II Pro の場合は最大 700 MHz に な り ま す。さ ま ざ ま な デバ イ ス の パ フ ォーマ ン スお よ びデザ イ ン要件な ど については、表 12 を参照 し て く だ さ い。付録 A 差動 ク ロ ッ ク プ リ ミ テ ィ ブの使用 (IBUFDS_DIFF_OUT)
ク ロ ッ ク 入力のために IBUFDS_DIFF_OUT プ リ ミ テ ィ ブ を効果的に使用す る には、 次の手順に従っ て く だ さ い。
• プ リ ミ テ ィ ブをデザ イ ンの最上位層に イ ン ス タ ン シエー ト す る 。
• プ リ ミ テ ィ ブに ク ロ ッ ク 入力ピ ン ロ ケーシ ョ ン制約を適用す る 。こ の ピ ン ローケーシ ョ ン制約は、
LVDS ポジテ ィ ブ入力ピ ン であ る 必要があ り ます。表 11 に、 こ のプ リ ミ テ ィ ブ を配置で き る 場所 をパ ッ ケージ ご と に示 し ます。
• プ リ ミ テ ィ ブの 2 つの出力を、それぞれ 2 つのグ ロ ーバル ク ロ ッ ク (BUFG) に接続 し ます。ク ロ ッ ク ツ リ ーへの ス キ ュ ーの少ない最適な配線を保証す る ため、 ポ ジテ ィ ブお よ びネガテ ィ ブ タ ー ミ ナルを適切な BUFG へ接続す る 必要があ り ます。
例
こ の例では、FF896 デバ イ ス のバン ク 4 の最上位 LVDS ペアにあ る プ リ ミ テ ィ ブを使用 し ます。
Verilog コ ー ド
IBUFDS_DIFF_OUT IB_refclk
(.I( REFCLKP ), .IB( REFCLKN ), .O( REFCLK_in_p ), .OB(REFCLK_in_n ));
BUFG BG_sdr_p ( .I( REFCLK_in_p ) , .O( CLK_sdr_p ) );
BUFG BG_sdr_n ( .I( REFCLK_in_n ) , .O( CLK_sdr_n ) );
Verilog コ ー ド の場合、表 11 で示す制約 さ れた値の UCF フ ァ イ ルは、 次の行で記述 さ れ る 必要があ り ます。
INST IB_refclk/IBUFDS LOC = AE15;
# This constraint uses input pins AE15 and AD15, where AE15 is + LVDS pin INST BG_sdr_p LOC = BUFGMUX2P;
# This constraint is for the positive output of the primitive INST BG_sdr_n LOC = BUFGMUX3S;
# This constraint is for the negative output of the primitive
表 11 : Virtex-II フ ァ ミ リ の入力制約 パ ッ ケージ
タ イ プ バン ク 番号
可能な入力位置 上位ペア : Pos*、Neg
下位ペア : Pos*、 Neg
BUFGMUX の位置
(By Pin Pair) Pos*、Neg
FF896 Bank 0 G16*、H16 6S*、7P
C16*、C17 4S*、5P
Bank 1 C14*、C15 2S*、3P
F14*、F15 0S*、1P
Bank 4 AE15*、AD15 2P*、3S
AH15*、AH14 0P*、1S
Bank 5 AH17*、AH16 6P*、7S
AD16*、AE16 4P*、5S
FF1152 Bank 0 J18*、K18 6S*、7P
E18*、E19 4S*、5P
Bank 1 E16*、E17 2S*、3P
H16*、H17 0S*、1P
Bank 4 AG17*、AF17 2P*、3S
AK17*、AK16 0P*、1S
Bank 5 AK19*、AK18 6P*、7S
AF18*、AG18 4P*、5S
FF1517 Bank 0 J20*、H20 6S*、7P
D21*、C21 4S*、5P
Bank 1 F20*、F19 2S*、3P
H18*、H19 0S*、1P
Bank 4 AM20*、AL20 2P*、3S
AT19*、AU19 0P*、1S
Bank 5 AP20*、AP21 6P*、7S
AN22*、AN21 4P*、5S
BF957 Bank 0 E16*、E17 6S*、7P
A17*、A18 4S*、5P
Bank 1 C15*、C16 2S*、3P
H15*、H16 0S*、1P
Bank 4 AL15*、AL14 2P*、3S
AJ15*、AH15 0P*、1S
Bank 5 AH17*、AJ16 6P*、7S
AD17*、AD16 4P*、5S
メ モ :
1. ア ス タ リ ス クマー ク （*） はポ ジテ ィ ブ LVDS ピ ン を意味 し ま す。
表 11 : Virtex-II フ ァ ミ リ の入力制約 (Continued) パ ッ ケージ
タ イ プ バン ク 番号
可能な入力位置 上位ペア : Pos*、Neg
下位ペア : Pos*、 Neg
BUFGMUX の位置
(By Pin Pair) Pos*、Neg
SFI-4 および XSBI の互換性チ ェ ッ ク リ ス ト
Virtex-II お よ び Virtex-II Pro デバ イ ス は、SFI-4 Implementation Agreement revision 1.0 お よ び IEEE P802.3ae draft 4.1 の XSBI 仕様に従っ てい ます。こ のアプ リ ケーシ ョ ン ノ ー ト に関す る Virtex-II お よ び Virtex-II Pro デバ イ ス の詳 し いデザ イ ン情報お よ び要件については、表 12 を参照 し て く だ さ い。
表 13 お よ び表 14 に、Virtex-II デバ イ ス に対する 仕様の数値解析を示 し ます。
表 12 : デバイ スの互換性およびパフ ォ ーマ ン ス
デバイ ス フ ァ ミ リ ア レ イサイ ズ ス ピー ド グレー
ド 最大周波数
Virtex-II フ ァ ミ リ XC2V3000 ま で -5, -6 644 MHz
Virtex-II Pro フ ァ ミ リ XC2VP50 ま で -5 622 MHz
-6 644 MHz
-7 700 MHz
メ モ :
1. テ ス ト 条件は、8.2pF の付加がついた 10 イ ンチの FR4 で LVDSEXT を使用 し 、85 ℃で低い電圧 （-5%) を 使用 し てい ます。
2. テ ス ト さ れたすべての Virtex-II お よ び Virtex-II Pro デバ イ ス は、 フ リ ッ プチ ッ プ技術を使用す る パ ッ ケージ です。ザ イ リ ン ク ス では、 高速 I/O を使用す る アプ リ ケーシ ョ ン には、 フ リ ッ プチ ッ プパ ッ ケージデバ イ ス の使用を推奨 し てい ま す。
表 13 : Virtex-II デバイ スにおける SFI-4 および LVDS SDR デザイ ンの TX タ イ ミ ング比較
内容 SFI-4 値 XSBI 値 Virtex-II デバイ ス値を使用
し た LVDS SDR デザイ ン ク ロ ッ ク 周期 1/(622.08 MHz) 1/(644.53 MHz) 1/(622.08 MHz) for SFI-4
1/(644.53 MHz) for XSBI デ ュ ーテ ィ サ イ ク ル = ク ロ ッ ク 周期で高い CLK パルス幅を分
割
40/60 40/60 45/55
立ち上が り/立ち下が り 時間1が 20%-80% 増加 100 - 250 ps 100 - 250 ps 400 ps ク ロ ッ クエ ッ ジ2に対す る デー タ 無効ウ イ ン ド ウ 400 ps 400 ps 242 ps
メ モ :
1. Virtex-II の立ち上が り お よ び立ち下が り 時間は、SFI-4 の ド キ ュ メ ン ト に記述 さ れてい る 範囲を超え ま すが、 イ ン タ ーオペ ラ ビ リ テ ィ （相互運用 性）テ ス ト に基づ き 、Virtex-II デバ イ ス は SFI-4 デバ イ ス と 互換性があ り ま す。
2. デー タ 無効 ウ イ ン ド ウ には、 シ ス テ ムジ ッ タ 、 ク ロ ッ クス キ ュ ー、 お よ びパ ッ ケージ ス キ ュ ーの合計が示 さ れ ま す。
TX = (Jitter + TCKSSKEW + TPKGSKEW)
改訂履歴
次の表に、 こ のアプ リ ケーシ ョ ン ノ ー ト の改訂履歴を示 し ます。表 14 : Virtex-II における SFI-4 および LVDS SDR デザイ ンの RX タ イ ミ ング比較
内容 SFI-4 値 XSBI 値 Virtex-II し た デバ イ ス値を使用
LVDS SDR デザ イ ン ク ロ ッ ク 周期 1/(622.08 MHz) 1/(644.53 MHz) 1/(622.08 MHz) for SFI-4
1/(644.53 MHz) XSBI デ ュ ーテ ィ サ イ ク ル = ク ロ ッ ク 周期で高い CLK パルス幅を
分割
45/55 45/55 45/55
立ち上が り/立ち下が り 時間1が 20%-80% 増加 100 - 300 ps 100 - 300 ps 400 ps セ ッ ト ア ッ プ時間お よびホール ド 時間の合計。
ク ロ ッ ク エ ッ ジ2に対す る デー タ 無効 ウ イ ン ド ウ
Setup = 300 ps Hold = 300 ps デー タ 有効ウ イ
ン ド ウ= 600ps
デー タ 有効ウ イ ン ド ウ = 600 ps
590 ps2
メ モ :
1. Virtex-II の立ち上が り お よ び立ち下が り 時間は、SFI-4 の ド キ ュ メ ン ト に記述 さ れてい る 範囲を超え ま すが、 イ ン タ ーオペ ラ ビ リ テ ィ （相互運 用性）テ ス ト に基づ き 、Virtex-II デバ イ ス は SFI-4 デバ イ ス と 互換性があ り ま す。
2. デー タ 有効 ウ イ ン ド ウ には、 サン プ リ ン グエ ラ ー、 ク ロ ッ ク ス キ ュ ー、 お よ びパ ッ ケージス キ ュ ーの合計が示 さ れ ま す。
RX = (TSAMP + TCKSKEW + TPKGSKEW).
TSAMPは 500 ps です。(Virtex-II のデー タシー ト で定義 さ れてい ま す。) TCKSSKEWは、50 ps 以下です （SDR デザ イ ン の ク ロ ッ ク 分配の解析 に基づいてい ま す）。こ の 2 つの値は固定です。慎重な ピ ン配置、 ま たは PCB でのパ ッ ケージス キ ュ ーの低減を行 う こ と に よ り 、 ピ ン間の ス キ ュ ーを 40 ps ま で抑え る こ と がで き ま す。
日付 バージ ョ ン 履歴
2002/05/17 1.0 初版 リ リ ース 2002/05/30 1.1 表 2 の改訂
2002/07/02 1.2 図 25 の改訂お よび 「付録 A」の追加 2003/05/05 1.3 最新 リ フ ァ レ ン スデザ イ ンへの改訂
2003/08/05 1.4 IBUFDS_LVDS_DIFF を IBUFDS_DIFF_OUT に変更 2003/11/05 1.5 表 12 の追加お よび図 18 の改訂
2004/02/02 1.6 表 12 の改訂
2004/04/27 1.7 表 11 の タ イ ト ル名の変更、 お よ び CS144、FG256、FG456、FG676、 BG575、BG728 の削除。表 12 の脚注の変更。「Verilog コ ー ド 」の INST IB_refclk/IBUFDS LOC 制約の変更。「 ま と め」の変更。
