Cyclone Vデバイスのクロック・ネットワークおよびPLL、Cyclone Vデバイス・ハンドブックVolume 1、第4章

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CV-52004-2.0

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Cyclone Vデバイス・ハンドブック

Volume 1：デバイスのインタフェースおよび統合 2012 年6月

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4. Cyclone V デバイスのクロック・

ネットワークおよび PLL

この章では、Cyclone^®Vデバイスの階層クロック・ネットワークおよびPLL（Phase- Locked Loop）の高度な機能を説明します。 Quartus^®IIソフトウェアにより、PLLおよびその機能を外部デバイスなしで使用できます。

この章は、以下の項で構成されています。

■ 「Cyclone Vデバイスのクロック・ネットワーク」

■ 4–18ページの「Cyclone VのPLL」

Cyclone V デバイスのクロック・ネットワーク

Cyclone Vデバイスには、階層構造に編成される以下のクロック・ネットワークが含

まれています。

■ グローバル・クロック・ネットワーク（GCLK）

■ リージョナル・クロック・ネットワーク（RCLK）

■ ペリフェリ・クロック・ネットワーク（PCLK）

クロック・ネットワークには、最大128個の固有クロック・ドメインがあります。

Cyclone Vデバイスは、エリアごとに最大50個の固有GCLK、RCLK、およびPCLKクロック・ソースをサポートします（16個のGCLK + 22個のRCLK + 12個のPCLK[エリア1およびエリア4のみ]）。

表 4–1に、Cyclone Vデバイスのクロック・リソースを示します。

表 4‒1. Cyclone V デバイスのクロック・リソース ̶ 暫定仕様（その１）

クロック・リ

ソース デバイス 利用可能なリソース数 クロック・リソースのソース

クロック入力ピン

■ Cyclone V E A5、A7、

およびA9

■ Cyclone V GX C3、

C4、C5、C7、およびC9

■ Cyclone V GT D5、

D7、およびD9

24本のシングル・エンド

または12本の差動 CLK[0..11]pおよびCLK[0..11]nピン

Cyclone V E A2および A4

32本のシングル・エンド

または16本の差動 CLK[0..15]pおよびCLK[0..15]nピン

June 2012 CV-52004-2.0

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4‒2 第 4 章： Cyclone V デバイスのクロック・ネットワークおよび PLL Cyclone V デバイスのクロック・ネットワーク

Cyclone Vデバイス・ハンドブック 2012 年6月 Altera Corporation

Volume 1：デバイスのインタフェースおよび統合

1 内部で生成されたGCLK、RCLKまたはPCLKはCyclone VのPLLをドライブできません。

PLLへの入力クロックは、専用のクロック入力ピン、PLLから供給されるGCLKまたはRCLKによってドライブされる必要があります。

1 シングル・エンドPLLクロック入力として使用される場合、CLKnピンはグローバル・

クロック・ネットワークまたはリージョナル・クロック・ネットワークでPLLをドライブします。CLKnピンは、PLLへの専用配線パスを持っていません。

f クロック入力ピン接続について詳しくは、 Cyclone V Device Family Pin Connection

Guidelinesを参照してください。

GCLKネットワークおよび RCLKネットワーク

■ Cyclone V E A5、A7、

およびA9

C4、C5、C7、およびC9

■ Cyclone V GT D5、

D7、およびD9

■ GCLKネットワーク：16

■ RCLKネットワーク：88

CLK[0..11]pおよびCLK[0..11]nピン、

PLLクロック出力、およびロジック・

アレイ

Cyclone V E A2および A4

CLK[0..15]pおよびCLK[0..15]nピン、

PLLクロック出力、およびロジック・

アレイ

PCLKネットワーク

■ Cyclone V E A5

C4、およびC5

■ Cyclone V GT D5

12

DPAクロック出力、PLDトランシーバ・インタフェース・クロック、I/O

ピン、およびロジック・アレイ

■ Cyclone V E A7

■ Cyclone V GX C7

■ Cyclone V GT D7

18

■ Cyclone V E A9

■ Cyclone V GX C9

■ Cyclone V GT D9

24

エリアあたりのGCLKおよびRCLK

すべて 38 16 GCLK + 22 RCLK

デバイスあたりのGCLKおよびRCLK

すべて 104 16 GCLK + 88 RCLK

表 4‒1. Cyclone V デバイスのクロック・リソース ̶ 暫定仕様（その２）

クロック・リ

ソース デバイス 利用可能なリソース数 クロック・リソースのソース

(4)

第 4 章： Cyclone V デバイスのクロック・ネットワークおよび PLL 4‒3 Cyclone V デバイスのクロック・ネットワーク

2012 年6月 Altera Corporation Cyclone Vデバイス・ハンドブック

グローバル・クロック・ネットワーク

Cyclone Vデバイスは、デバイス全体を通じてドライブ可能なGCLKを提供します。

GCLKは、アダプティブ・ロジック・モジュール（ALM）、デジタル信号処理（DSP）

ブロック、エンベデッド・メモリ・ブロック、PLLなどの機能ブロックに対する低スキュー・クロック・ソースとして機能します。Cyclone VのI/Oエレメント（IOE）

と内部ロジックは、GCLKをドライブして、内部で生成されるグローバル・クロック、および同期クリアまたは非同期クリアやクロック・イネーブルなど、その他の高ファンアウト・コントロール信号を生成することもできます。図 4–1に、

Cyclone VデバイスのGCLKネットワークを示します。

図 4‒1. GCLK ネットワーク

図 4–1の注：

(1) CLK[12..15] [p,n]ピンは、Cyclone V E A2およびA4デバイスのみに使用可能です。

GCLK[12..15]

GCLK[8..11]

GCLK[4..7]

GCLK[0..3] Q1

Q4 Q2 Q3

CLK[0..3][p,n]

CLK[8..11][p,n]

CLK[4..7][p,n]

CLK[12..15][p,n] (1)

(5)

リージョナル・クロック・ネットワーク

RCLKはそれ自身がドライブするエリアにのみ属します。RCLKネットワークは、デバイスの1つのエリア内に含まれるロジックに対して、最小のクロック遅延とスキューを実現します。Cyclone Vの特定のエリア内のI/Oエレメントと内部ロジックは、RCLKをドライブして、内部で生成されるリージョナル・クロック、および同期クリアまたは非同期クリアやクロック・イネーブルなど、その他の高ファンアウト・

コントロール信号を生成することもできます。図 4–2に、Cyclone VデバイスのRCLK ネットワークを示します。

図 4‒2. RCLK ネットワーク

図 4–2の注：

RCLK[69..64] RCLK[75..70]

RCLK[87..82] RCLK[81..76]

RCLK[63..58] ^RCLK[57..52]

RCLK[45..40] RCLK[51..46]

RCLK[9..0] RCLK[19..10]

RCLK[39..30] RCLK[29..20]

Q1 Q2

Q4 Q3

CLK[8..11][p,n]

CLK[0..3][p,n]

CLK[4..7][p,n]

CLK[12..15][p,n] (1)

(6)

ペリフェリ・クロック・ネットワーク

Cyclone Vデバイスは、左から始まる水平PCLKのみを提供します。 DPAブロック、

PLDトランシーバ・インタフェース・クロック、水平方向のI/Oピン、および内部ロジックからのクロック出力により、PCLKネットワークをドライブできます。PCLK は、GCLKおよびRCLKネットワークと比べるとスキューが高いです。PCLKは汎用配線に使用して、Cyclone Vデバイスの内外に信号をドライブできます。図 4–3に、

Cyclone VデバイスのPCLKネットワークを示します。

図 4‒3. PCLK ネットワーク

図 4–3の注：

Q1 Q2

Q4 Q3

Horizontal PCLK

CLK[0..3][p,n]

CLK[8..11][p,n]

CLK[4..7][p,n]

CLK[12..15][p,n] (1)

(7)

エリアあたりのクロック・ソース

Cyclone Vデバイスの各スパイン・クロックは、30個のセクション・クロック

（SCLK）ネットワークを備えており、ロジック・アレイ・ブロック（LAB）ロウあたりに6個のロウ・クロック、9個のカラムI/Oクロック、および2個のコア・リファレンス・クロックをドライブできます。SCLKは、デバイスのコア機能ブロック、

PLL、およびI/Oインターフェースへのクロック・リソースです。

スパイン・クロックは、各クロックが各LABロウのクロック配線に接続する前の、

GCLK、RCLK、およびPCLK ネットワーク間にあるもう1層の配線です。スパイン・

クロックを設定する必要はありません。Quartus^®IIソフトウェアは、GCLK、RCLK、

およびPCLKネットワークによってスパイン・クロックを自動的に配線します。

PCLKおよびRCLKは、最も大きいデバイスのエリアごとの各スパイン・クロックの SCLKをドライブできます。

図 4–4図4-4に、エリアごとの各スパイン・クロックでGCLK、RCLK、PCLKまたは PLLフィードバック・クロック・ネットワークによってドライブされるSCLKを示します。GCLK、RCLK、PCLK、およびPLLフィードバック・クロックは、SCLKへの配線を共用します。Quartus IIソフトウェアでのデザイン・フィッティングを確実に成功させるために、クロック・リソースの総数は各領域のSCLK限界を超えてはいけません。

図 4‒4. エリアごとのスパイン・クロックあたりの階層クロック・ネットワーク

図 4–4の注：

(1) 最も大きいデバイスのエリアごとの各スパイン・クロックでSCLKをドライブできるPCLKの数は、最大24です。

(2) 最も大きいデバイスのエリアごとの各スパイン・クロックでSCLKをドライブできるRCLKの数は、最大22です。

SCLK

Column I/O clock: clock that drives the I/O column core registers and I/O interfaces.

Core reference clock: clock that feeds into the PLL as the PLL reference clock.

Row clock: clock source to the LAB, memory blocks, and row I/O interfaces in the core row.

GCLK

RCLK PCLK

9

2 30

16 5 24 (1)

22 (2)

6 Clock output from the PLL that

drives into the SCLKs.

PLL feedback clock

(8)

クロック領域

この項では、Cyclone Vデバイスの以下のタイプのクロック領域を説明します。

■ デバイス全体のクロック領域

■ リージョナル・クロック領域

■ デュアル・リージョナル・クロック領域

デバイス全体のクロック領域

デバイス全体のクロック領域を形成するために、ソースはデバイス全体に配線可能なグローバル・クロック・ネットワークをドライブします。ソースは必ずしもクロック信号ではありません。このクロック領域は、他のクロック領域に比べて遅延が最大になりますが、デバイス内のすべてのデスティネーションに信号を配信することができます。グローバル・リセット信号とクリア信号の配線、またはデバイス全体のクロックの配線に適したオプションです。

リージョナル・クロック領域

リージョナル・クロック領域を形成するために、ソースはデバイスの1つのエリア中に配線できる信号RCLKネットワークをドライブします。このクロック領域では、

デバイスの1つのエリア内でのスキューが最低になります。1つのエリア内にすべてのデスティネーションがある場合に適しています。

デュアル・リージョナル・クロック領域

デュアル・リージョナル・クロック領域を形成するために、1つのソース（クロック・ピンまたはPLL出力）が2つ（各エリアから1つずつ）のRCLKネットワークをドライブして、デュアル・リージョナル・クロックを生成します。この技術により、

デバイスの2つエリアにまたがるデスティネーションが、同じ低スキュー・クロックを利用できます。この信号をサイド全体に配線した場合の遅延は、RCLK領域での配線の場合とほぼ同じになります。内部ロジックは、デュアル・リージョナル・クロック・ネットワークもドライブできます。

(9)

図 4–5に、デュアル・リージョナル・クロック領域を示します。

図 4‒5. Cyclone V デバイスのデュアル・リージョナル・クロック領域

Clock pins or PLL outputs can drive half of the device to create dual-regional clocking regions for improved interface timing.

regions for improved

(10)

クロック・ネットワーク・ソース

Cyclone Vデバイスでは、クロック入力ピン、PLL出力、高速シリアル・インタ

フェース（HSSI）出力、および内部ロジックがGCLKネットワークおよびRCLKネットワークをドライブできます。専用クロック・ピン、GCLKネットワークおよび RCLKネットワーク間の接続については、表 4–2および 4–11ページの表 4–3を参照してください。

専用クロック入力ピン

CLKピンは、差動クロックまたはシングル・エンド・クロックのいずれかです。

Cyclone Vデバイスは、最大16までの差動クロック入力または最大32までのシング

ル・エンド・クロック入力をサポートします。また、専用クロック入力ピン

CLK[15..0]は、非同期クリア、プリセット、およびグローバル・クロック・ネット

ワークやリージョナル・クロック・ネットワークを経由するプロトコル信号用のクロック・イネーブルなど、ファンアウトの大きいコントロール信号に使用することもできます。シングル・エンド・クロック・インプットとして使用する場合、CLKn ピンは、グローバル・クロック・ネットワークまたはリージョナル・クロック・

ネットワークを介してPLLをドライブします。

内部ロジック

内部ロジックからファンアウトの大きい低スキュー信号をドライブするために、各

GCLK、RCLKおよび水平方向のPCLKネットワークはLAB配線を経由してドライブす

ることが可能です。

1 内部で生成されたGCLK、RCLK、または水平方向PCLKはCyclone V PLLをドライブできません。PLLへの入力クロックは、専用のクロック入力ピン、またはピン/PLLから供給されるGCLKまたはRCLKのみを使用する必要があります。

HSSI 出力

3つのHSSI出力ごとに、コアへの4本のPCLKのグループを生成します。

f HSSI出力について詳しくは、 I/O Features in Cyclone V Devicesの章を参照してください。

PLL クロック出力

Cyclone V PLLクロック出力は、GCLKネットワークおよびRCLKネットワークの両方をドライブできます。

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4‒10第4章：CycloneVデバイスのクロック・ネットワークおよびPLLCycloneVデバイスのクロック・ネットワーク

Cyclone Vデバイス・ハンドブック2012年6月Altera CorporationVolume 1：デバイスのインタフェースおよび統合

GCLK ネットワークおよび RCLK ネットワークへのクロック入力ピン接続

表 4–2に、専用クロック入力ピンおよびGCLKの間の接続を示します。

表 4‒2. GCLK ネットワークへのクロック入力ピンの接続⁽¹⁾̶ 暫定仕様

クロック・リソース CLK （p/n ピン）

0 1 2 3 4 5 6 7 8 9 10 11

GCLK0 Y Y Y Y — — — — — — — —

GCLK1 Y Y Y Y — — — — — — — —

GCLK2 Y Y Y Y — — — — — — — —

GCLK3 Y Y Y Y — — — — — — — —

GCLK4 Y Y Y Y — — — — — — — —

GCLK5 Y Y Y Y — — — — — — — —

GCLK6 Y Y Y Y — — — — — — — —

GCLK7 Y Y Y Y — — — — — — — —

GCLK8 — — — — Y Y Y Y — — — —

GCLK9 — — — — Y Y Y Y — — — —

GCLK10 — — — — Y Y Y Y — — — —

GCLK11 — — — — Y Y Y Y — — — —

GCLK12 — — — — — — — — Y Y Y Y

GCLK13 — — — — — — — — Y Y Y Y

GCLK14 — — — — — — — — Y Y Y Y

GCLK15 — — — — — — — — Y Y Y Y

表 4–2の注：

(1) この表は、Cyclone V E A2およびA4デバイスを除くすべてのCyclone Vデバイスに適用可能です。

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第4章：CycloneVデバイスのクロック・ネットワークおよびPLL4‒11CycloneVデバイスのクロック・ネットワーク

2012年6月Altera CorporationCyclone Vデバイス・ハンドブックVolume 1：デバイスのインタフェースおよび統合

表 4–3に、Cyclone Vデバイスでの専用クロック入力ピンおよびRCLKの間の接続を示します。1つのクロック入力ピンは、2 つの隣接するRCLKネットワークをドライブし、デュアル・リージョナル・クロック・ネットワークを生成できます。

表 4‒3. RCLK ネットワークへのクロック入力ピン接続⁽¹⁾̶ 暫定仕様

クロック・リソース

CLK（p/n ピン）

0 1 2 3 4 5 6 7 8 9 10 11

RCLK [20,24,28,30,34,38,58,59,60,61,62,63,

64,68,82,86] Y — — — — — — — — — — —

RCLK [21,25,29,31,35,39,58,59,60,61,62,63,

65,69,83,87] — Y — — — — — — — — — —

RCLK [22,26,32,36,58,59,60,61,62,63,66,84] — — Y — — — — — — — — —

RCLK [23,27,33,37,58,59,60,61,62,63,67,85] — — — Y — — — — — — — —

RCLK [46,47,48,49,50,51,52,53,54,55,56,57,

70,74,76,80] — — — — Y — — — — — — —

RCLK [46,47,48,49,50,51,52,53,54,55,56,57,

71,75,77,81] — — — — — Y — — — — — —

RCLK [46,47,48,49,50,51,52,53,54,55,56,57,

72,78] — — — — — — Y — — — — —

RCLK [46,47,48,49,50,51,52,53,54,55,56,57,

73,79] — — — — — — — Y — — — —

RCLK [0,4,8,10,14,18,40,41,42,43,44,45,64,

68,82,86] — — — — — — — — Y — — —

RCLK [1,5,9,11,15,19,40,41,42,43,44,45,65,

69,83,87] — — — — — — — — — Y — —

RCLK [2,6,12,16,40,41,42,43,44,45,66,84] — — — — — — — — — — Y —

RCLK [3,7,13,17,40,41,42,43,44,45,67,85] — — — — — — — — — — — Y

表 4–3の注：

(1) この表は、Cyclone V E A2およびA4デバイスを除くすべてのCyclone Vデバイスに適用可能です。

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クロック出力接続

f GCLKネットワークおよびRCLKネットワークへのCyclone V PLL接続について詳しくは、

PLL Connectivity to GCLK and RCLK Networks for Cyclone V Devicesを参照してください。

クロック・コントロール・ブロック

GCLK、RCLK、およびPCLKネットワークごとに、専用のクロック・コントロール・

ブロックがあります。コントロール・ブロックは、以下の機能をサポートしています。

■ クロック・ソースの選択（ダイナミック選択はグローバル・クロックにのみ対応）

■ グローバル・クロックのマルチプレキシング

■ クロックのパワーダウン（スタティックまたはダイナミックなクロック・イネーブル/ディセーブルはGCLKとRCLKにのみ対応）

表 4–4に、入力クロック・ピン、PLLカウンタ出力、およびクロック・コントロール・ブロック入力の間のマッピングを示します。

表 4‒4. 入力クロック・ピン、PLL カウンタ出力、およびクロック・コントロール・ブロック入力の間のマッ ピング

クロック 供給元

inclk[0] and inclk[1] Cyclone Vデバイスの同じサイドの4本の専用クロック・ピンのいずれか。

inclk[2]

■ クロック・コントロール・ブロックの同じサイドにあるPLLからのPLLカウンタのC0およびC2（Cyclone Vデバイスのトップ、ボトム、およびライト・

サイド）。

■ クロック・コントロール・ブロックの同じサイドにあるPLLからのPLLカウンタのC4（Cyclone Vデバイスのレフト・サイド）。

inclk[3]

クロック・コントロール・ブロックの同じサイドにあるPLLからのPLLカウンタのC1およびC3（Cyclone Vデバイスのトップ、ボトム、およびライト・サイド）。この入力クロック・ポートは、Cyclone Vデバイスのレフト・サイドにあるクロック・コントロール・ブロックには接続されません。

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GCLK コントロール・ブロック

GCLK選択ブロックのクロック・ソースは、マルチプレクサ選択入力をドライブする内部ロジックを使用してスタティックまたはダイナミックに選択できます。クロック・ソースをダイナミックに選択する場合は、最大2つのPLLカウンタ出力および最大2つのクロック・ピンから選択できます。図 4–6に、GCLKコントロール・ブロックを示します。

図 4‒6. Cyclone V デバイスの GCLK コントロール・ブロック

図 4–6の注：

(1) デバイスがユーザー・モードの場合、内部ロジックによってクロック選択信号をダイナミックに制御することができます。

(2) デバイスがユーザー・モードである場合、これらのクロック選択信号は、ダイナミックにコントロールできないため、コンフィギュレーション・ファイル（SRAMオブジェクト・ファイル[.sof]またはプログラマ・オブジェクト・ファイル[.pof]）を通じてのみ設定できます。

(3) シングル・エンドPLLクロック入力として使用される場合、CLKnピンは専用のクロック入力ではありません。CLKnピンは、GCLKを使用してPLLをドライブすることができます。

CLKp Pins PLL Counter

Outputs

Internal Logic

Static Clock Select (2) CLKSELECT[1..0]

(1) 2

2

2 CLKn Pin (3)

GCLK

Internal Logic PLL Counter

Outputs

Enable/

Disable This multiplexer

supports user-controllable dynamic switching

(15)

RCLK コントロール・ブロック

RCLK選択ブロックのクロック・ソース選択は、Quartus IIソフトウェアで生成されるコンフィギュレーション・ファイル（.sofまたは.pof）のコンフィギュレーション・

ビット設定を使用して、スタティックにのみコントロールできます。図 4–7に、

RCLKコントロール・ブロックを示します。

GCLKおよびRCLKネットワーク・マルチプレクサ用の入力クロック・ソースと clkena信号は、Quartus IIソフトウェアでALTCLKCTRLメガファンクションを使用して設定できます。

f ALTCLKCTRLメガファンクションについて詳しくは、 Clock Control Block (ALTCLKCTRL) Megafunction User Guideを参照してください。

PCLK コントロール・ブロック

HSSI出力または内部ロジックのいずれかを使用してHSSI水平方向PCLKコントロール・ブロックをドライブすることができます。図 4–8に、PCLKコントロール・ブロックを示します。

図 4‒7. RCLK コントロール・ブロック

図 4–7の注：

(1) デバイスがユーザー・モードである場合、これらのクロック選択信号は、コンフィギュレーション・

ファイル（.sofまたは.pof）を通じてのみ設定できます。これらはダイナミックにコントロールでき ません。

(2) シングル・エンドPLLクロック入力として使用される場合、CLKnピンは専用のクロック入力ではありません。CLKnピンは、RCLKを使用してPLLをドライブすることができます。

CLKp Pin PLL Counter

Outputs

Internal Logic CLKn Pin

Enable/

Disable

RCLK

Internal Logic

Static Clock Select(1) 2

(2)

図 4‒8. 水平方向の PCLK コントロール・ブロック HSSI output or DPA clock output

Internal logic

Static Clock Select

Horizontal PCLK

(16)

外部 PLL クロック出力コントロール・ブロック

ALTCLKCTRLメガファンクションを使用して、専用の外部クロック出力ピンをイネー

ブルまたはディセーブルすることができます。図 4–9に、外部PLL出力クロック・

コントロール・ブロックを示します。

図 4‒9. Cyclone V デバイスの外部 PLL クロック出力コントロール・ブロック External

図 4–9の注：

(1) デバイスがユーザー・モードである場合、これらのクロック選択信号は、コンフィギュレーション・

ファイル（.sofまたは.pof）を通じてのみ設定できます。これらはダイナミックにコントロールでき ません。

(2) クロック・コントロール・ブロックは、FPLL_<#>_CLKOUTピンのIOE内のマルチプレクサに信号を供給します。FPLL_<#>_CLKOUTピンは兼用ピンです。したがって、このマルチプレクサは内部信号またはクロック・コントロール・ブロックの出力のいずれかを選択します。

PLL Counter Outputs

FPLL_<#>_CLKOUT pin IOE

(1)

(1) Internal

Logic (2)

9

Enable/

Disable

Static Clock Select

Internal Logic

Static Clock Select

(17)

クロックのパワーダウン

Cyclone VデバイスのGCLKとRCLKクロック・ネットワークは、スタティック手法と

ダイナミック手法の両方でパワーダウンできます。

クロック・ネットワークがパワーダウンされると、クロック・ネットワークから信号が供給されるすべてのロジックがオフ状態になり、デバイスの全体的な消費電力が減少します。未使用のGCLK、RCLKおよびPCLKネットワークは、Quartus IIソフトウェアで生成されるコンフィギュレーション・ファイル（.sofまたは.pof）のコン フィギュレーション・ビット設定を通じて、自動的にパワーダウンされます。

ダイナミック・クロック・イネーブルまたはディセーブル機能により、内部ロジックを通じて、デュアル・リージョナル・クロック領域を含むGCLKおよびRCLKネットワーク上で、同期してパワーアップ/ダウンをコントロールすることができます。

1 PLLをドライブするGCLKまたはRCLKはダイナミックにイネーブルまたはディセーブルできません。

クロック・イネーブル信号

図 4–10に、クロック・コントロール・ブロックのクロック・イネーブル/ディセーブル回路がCyclone Vデバイスにどのように実装されるかを示します。

GCLKまたはRCLK出力がPLLの入力をドライブする場合には、クロック・コントロール・ブロックのクロック・イネーブル/ディセーブル回路を使用することはできません。

Cyclone Vデバイスでは、clkena信号はPLL出力カウンタ・レベルではなく、クロッ

ク・ネットワーク・レベルでサポートされます。これにより、PLLが使用されていないときでもクロックをゲート・オフできます。またclkena信号を使用して、PLL から専用の外部クロックをコントロールすることも可能です。

図 4‒10. clkena の実装

図 4–10の注：

(1) R1とR2バイパス・パスは、PLL外部クロック出力には使用できません。

(2) 選択ラインは、.sofまたは.pofのビット設定によってスタティックにコントロールされます。

clkena outtput of clock

select mux

(1)

(1) (2)

GCLK/

RCLK/

FPLL_<#>_CLKOUT (1)

D Q D Q

R1 R2

(18)

図 4–11に、クロック出力イネーブルの波形例を示します。clkena信号は、クロック出力の立ち下がりエッジに同期されます。

Cyclone Vデバイスは、GCLK/RCLKネットワークの非同期イネーブル/ディセーブル

を補助する、追加のメタステーブル対策レジスタも備えています。Quartus IIソフトウェアでこのレジスタをバイパスするように設定できます。

ループ関連のカウンタは影響を受けないため、PLLはclkena信号に関係なくロック状態を保持できます。この機能は、低消費電力またはスリープ・モードを必要とするアプリケーションに便利です。clkena信号は、システムが再同期化中の周波数オーバーシュートを許容できない場合には、クロック出力をディセーブルすることもできます。

図 4‒11. clkena 信号 ⁽¹⁾

図 4–11の注：

(1) clkena信号を使用して、GCLKおよびRCLKネットワーク、またはFPLL_<#>_CLKOUTピンをイネーブルまたはディセーブル

します。

clkena

output of the AND gate with R2 bypassed (when ‘ena’ port is registered as falling edge of input clock) output of the clock select mux

output of the AND gate with R2 not bypassed (when ‘ena’ port is registered as double register with input clock)

(19)

4‒18 第 4 章： Cyclone V デバイスのクロック・ネットワークおよび PLL Cyclone V の PLL

Cyclone V の PLL

PLLは、デバイス・クロック管理、外部システム・クロック管理、および高速I/Oインタフェースのための強力なクロック管理および合成機能を提供します。

Cyclone Vデバイスは、3個のトランシーバ・チャネルのそれぞれのグループにPLL

を提供します。これら3つのPLLはストリップにあります。ストリップ内のPLLでは、ストリップ小数PLLのPLLカウンタのC[8..4]のみがクロック・ネットワークで使用されます。PLLカウンタのC[3..0]は、HSSIアプリケーションの高速要件をサポートするために使用されます。

Cyclone Vデバイスには、小数PLLまたは整数PLLとして機能できる小数PLLが含まれています。高集積のCyclone Vデバイスでは、最大8個の汎用小数PLLを提供しています（図 4–16を参照）。Cyclone Vデバイスの出力カウンタは、整数または小数の周波数合成をサポートする各小数PLL専用です。

表 4–5に、Cyclone V PLLの機能を示します。

表 4‒5. Cyclone V デバイスの PLL 機能 ̶ 暫定仕様

機能 Cyclone V

整数PLL 使用可

小数PLL 使用可

C出力カウンタ 9

M、N、Cカウンタ・サイズ 1～512

専用外部クロック出力 2本のシングル・エンドまたは 1本の差動

専用クロック入力ピン 4本のシングル・エンドまたは 4本の差動

外部フィードバック入力ピンシングル・エンドまたは差動スペクトラム拡散入力クロック・トラッキング使用可 ⁽¹⁾

ソース・シンクロナス補正使用可

直接補正使用可

ノーマル補正使用可

ゼロ遅延バッファ補正使用可

外部フィードバック補正使用可

LVDS補正使用可

フェーズ・シフト分解能 78.125 ps ⁽²⁾ プログラマブル・デューティ・サイクル使用可

パワーダウン・モード使用可

表 4–5の注：

(1) 発生する入力クロック・ジッタは、入力ジッタ許容差仕様の範囲内です。入力クロックの偏重周波数は、フィッタ・レポートで指定されるPLL帯域幅以下です。

(2) 最小フェーズ・シフトは、動作制御発振器（VCO：Voltage-Controlled Oscillator）の期間を8で除算して求められます。フェーズの増分については、Cyclone Vデバイスはすべての出力周波数を最小45°

の増分でシフトできます。周波数および分周パラメータによっては、より細かな微調整も可能です。

(20)

第 4 章： Cyclone V デバイスのクロック・ネットワークおよび PLL 4‒19 Cyclone V の PLL

図 4–12～4–23ページの図 4–16に、小数PLLの物理的位置を示します。4–20ページの図 4–13 ～4–23ページの図 4–16に示されたPLLストリップは、トランシーバを持っているCyclone Vデバイスのみに使用可能です。シングル・エンドI/O規格を使用する場合、CLK[0..11]pのみがPLLへの専用入力ピンになります。

1 グローバル・クロックまたはリージョナル・クロックを通してPLLをドライブすると、PLL入力でジッタがより高くなる可能性があり、PLLはグローバル・クロックまたはリージョナル・クロックを完全に補正できなくなります。Altera^®は、シングル・エンド・クロック入力を使用してPLLをドライブする場合には最適なパフォーマンスを実現するためにCLKpピンを使用することを推奨しています。

図 4‒12. Cyclone V E A2 および A4 デバイスの PLL の位置

図 4–12の注：

(1) 小数PLLの座標は次期バージョンのQuartus IIソフトウェアで完成する予定です。

Pins

Logical clocks2 CLK[4..5][p,n]

Fractional PLL Fractional PLL

Fractional PLL

4 44

4

Pins

Logical clocks Logical clocks

Pins

4 Logical clocks 2 Logical clocks

2 CLK[8..11][p,n]

CLK[0..3][p,n]

CLK[2,3]

CLK[10,11]

PinsLogical clocks2 CLK[6..7][p,n]

Fractional PLL

(21)

図 4‒13. Cyclone V GX C3 デバイスの PLL の位置

図 4–13の注：

Fractional PLL

Fractional PLL 4

4

4 Pins Logical clocks Pins

4 Logical clocks CLK[8..11][p,n]

CLK[0..3][p,n]

CLK[2,3]

CLK[10,11]

PLL Strip

PinsLogical clocks2 CLK[6..7][p,n]

Fractional PLL

Pins

Fractional PLL

2 Logical clocks 2 Logical clocks

4

(22)

図 4‒14. Cyclone V E A5 デバイス、Cyclone V GX C4 および C5 デバイス、および Cyclone V GT D5 デバイスの PLL の位置

図 4–14の注：

Pins

Fractional PLL Fractional PLL

Fractional PLL

4 4

4

4 2

Pins

Logical clocks Logical clocks

Pins

CLK[0..3][p,n]

CLK[2,3]

CLK[10,11]

PLL Strip

PinsLogical clocks2

44 CLK[6..7][p,n]

Fractional PLL

Fractional PLL 4

2 Logical clocks

(23)

図 4‒15. Cyclone V E A7 デバイス、Cyclone V GX C7 デバイス、および Cyclone V GT D7 デバイスの PLL の位 置

図 4–15の注：

(1) 各インデックスはデバイス内の1つの小数PLLを表します。小数PLLの物理的位置は、Quartus IIのChip Planner内の位置に相当します。

(2) 各デバイス・パッケージですべてのCLKピンが使用可能であるわけではありません。クロック・ピンの可用性についてはデバイスごとのPin-Outファイルを参照してください。

2 4

4

Pins

Logical clocks 2 Logical clocks

2 Logical clocks Pins

CLK[0..3][p,n]

PinsPins

Logical clocks2

44 CLK[4..5][p,n]CLK[6..7][p,n]

FRACTIONALPLL_X0_Y56

FRACTIONALPLL_X0_Y32 FRACTIONALPLL_X0_Y74

FRACTIONALPLL_X89_Y1 2

4 4

4

Logical clocks2 FRACTIONALPLL_X0_Y1

CLK[2,3]

CLK[10,11]

PLL Strip

(24)

図 4‒16. Cyclone V E A9 デバイス、Cyclone V GX C9 デバイス、および Cyclone V GT D9 デバイスの PLL の位 置

l

図 4–16の注：

(1) 各インデックスはデバイス内の1つの小数PLLを表します。小数PLLの物理的位置は、Quartus IIのChip Planner内の位置に相当します。

Pins CLK[4..5][p,n]

4

Pins

Logical clocks 2 Logical clocks

2 Logical clocks Pins

CLK[8..11][p,n]

CLK[0..3][p,n]

CLK[2,3]

CLK[10,11]

244 Logical clocks

4 Logical clocks

4 4 4 4

PLL Strip

4 4

Pins CLK[6..7][p,n]

2Logical clocks

(25)

小数 PLL のアーキテクチャ

図 4–17に、Cyclone Vの小数PLLの上位レベルのブロック図を示します。

小数 PLL の使用

小数PLLを整数モードまたはエンハンスト・フラクショナル・モードのいずれかにコンフィギュレーションできます。1つの小数PLLは、最大9個の出力カウンタおよびすべての外部クロック出力を使用できます。

小数PLLは、以下の機能として使用することができます。

■ ボード上に必要なオシレータ数を低減させる

■ 単一の基準クロック・ソースから複数のクロック周波数を合成することによって、FPGAで使用されるクロック・ピン数を低減させる

■ クロック・ネットワーク遅延補正

■ ゼロ遅延バッファ

■ トランシーバ用の送信クロック 図 4‒17. 小数 PLL の上位レベルのブロック図

図 4–17の注：

(1) これはVCOポストスケール・カウンタKです。

(2) TXシリアル・クロックはC0およびC2のみによってドライブされ、TXロード・イネーブルはC1およびC3でドライブできま

す。

(3) このfbinポートには、Cyclone V PLLのMカウンタから信号が供給されます。

(4) シングル・エンド・クロック入力では、CLK<#>pピンのみがPLLへの専用接続を持っています。 CLK<#>nピンを使用する場合、

グローバル・クロックまたはリージョナル・クロックが使用されます。

Clock Switchover

Block inclk0

inclk1 Dedicated

clock inputs

Cascade input from adjacent PLL pfdena

clkswitch clkbad0 clkbad1 activeclock

Lock

Circuit locked

÷N PFD VCO ÷2

(1) GCLK/RCLK

4 8

fbin

DIFFIOCLK network GCLK/RCLK network Direct compensation mode

ZDB, External feedback modes LVDS Compensation mode Source Synchronous, normal modes

÷C0

÷C1

÷C2

÷C3

÷C8

÷M

PLL Output Mux

Casade output to adjacent PLL GCLKs RCLKs External clock outputs TX serial clock (2) TX load enable (2) fbout(3) External memory interface DLL 8

8 To DPA block

÷2, ÷4

CP LF

PMA clocks Delta Sigma

Modulator

(26)

PLL の外部クロック I/O ピン

コーナー小数PLL（PLLストリップからのものではないPLL）用のすべてのCyclone V 外部クロック出力は、兼用クロックI/Oピンです。各コーナー小数PLLに関連している2つの外部クロック出力ピンは、以下の組み合わせのいずれかを構成します。

■ 2つのシングル・エンド・クロック出力

■ 1つの差動クロック出力

■ I/Oドライバ・フィードバックの2つのシングル・エンド・クロック出力、およびゼロ遅延バッファ（ZDB）モード・サポートのための1つのシングル・エンド・

クロック入力

■ 1つのシングル・エンド出力、およびシングル・エンド外部フィードバック

（EFB）モード・サポートのための1つのシングル・エンド・フィードバック入力

■ 1つの差動クロック出力、および差動EFBサポートのための1つの差動フィードバック入力

1 Cyclone V E A7デバイス、Cyclone V GX C7デバイス、およびCyclone V GT D7デバイスのレフト・サイドにあるセンター小数PLLは、外部クロック出力をサポートしません。

図 4–18に、Cyclone VデバイスのPLLに関連している兼用クロックI/Oピンを示します。

図 4‒18. Cyclone V デバイスの PLL に関連している兼用クロック I/O ピン

図 4–18の注：

(1) これらのクロック出力ピンは、C[8..0]またはMカウンタのいずれかによって供給できます。外部クロック出力として使用されていない場合、これらのクロック出力ピンを通常のユーザーI/Oピンとして使用することができます。

(2) FPLL_<#>_CLKOUT0およびFPLL_<#>_CLKOUT1は、シングル・エンド・クロック出力ピンです。

(3) FPLL_<#>_CLKOUTpピンおよびFPLL_<#>_CLKOUTnピンは差動出力ピンであり、 FPLL_<#>_FBpおよびFPLL_<#>_FBnは差動フィードバックEFBをサポートするための差動フィードバック入力ピンです。

(4) FPLL_<#>_FBピンは、シングル・エンドRFBモード用のシングル・エンド・フィードバック入力ピンです。

C0 C1 C2 C3 C4 C5 C6 C7 C8 M

I/O / FPLL_<#>_CLKOUT0/ FPLL_<#>_CLKOUTp / FPLL_<#>_FB

(1), (2), (3), (4)

I/O / FPLL_<#>_CLKOUT1 /FPLL_<#>_ CLKOUTn (1), (2), (3)

I/O /FPLL_<#>_FBp (1), (2), (3), (4) fbin

EXTCLKOUT[0]

EXTCLKOUT[1]

EXTCLKOUT[1..0]

VCO Fractional PLL

I/O / FPLL_<#>_FBn (1), (2), (3) 10 2