Microsoft PowerPoint - 6.1動作速度BL.pptx

６．１ 動作速度

3

回路と寄生素子１

• レイアウトに起因する寄生素子のモデル化

Vi Vo V2 RL CL Vi Vo V2 VDD Vi Rln Vo _V2 Cln Rpoly Rpoly Rpoly Rpoly Rs Rs Rs Rs Rd Rd Rd Rd Cdb Cdb Cdb Cdb Csb Csb Csb _Csb Cgs Cgs Cgs Cgs Cgd Cgd Cgd Cgd Cgb Cgb Cgb _Cgb 寄生素子を含む 簡易モデル 寄生素子を含む 詳細モデル （CADツールで自 動作成できる） インバータ 配線 インバータ インバ ータ 配線とイ ンバータ インバ ータ

回路と寄生素子２

• RC回路の過渡応答

– 集積回路内部の

配線は

RとCでモデル化される（Lは

配線長で決まる、

R, Cは、配線長と幅で決まる）

– 特に高周波の場合には、L成分も考慮

0 VDD V2 I R C V2 time const = RC 0 VDD V2 C R I VC V2 VDD time const = RC

5

時定数は何を表しているか

• 時定数が大きいほど論理回路の立上りと立下りが遅くなる

• 多くの場合、寄生素子のCとRが悪さをする

C R t

e

VDD

t

V

₍

₎





  2 time V₂ t = 0 VDD

C

R

VDD

dt

t

dV

t







0 2

(

)

接線の傾き （電気回路の復習） RC RC 時定数(s)

６．１．２ 抵抗の評価

7

寄生抵抗の発生場所

• 金属配線層（層毎に配線の厚さが異なるので

シート抵抗も異なることに注意）

• VIAコンタクト

• ポリシリコン配線（n型とp型でRslが異なる）

• 不純物拡散層（n型とp型でRslが異なる）

• コンタクト（半導体と金属間の接触抵抗）

2層目Metal 絶縁体 VIA 1層目Metal 配線層の断面 poly-Si 1層目Metal contact n+ p-well n+

抵抗率による抵抗の計算法

L

W

t

t

W

L

R







(6.1.1)

(m): 抵抗率（材料定数）

•金属配線

厚さ

t が解る場合は、（6.1.1）式で、抵抗Rを計算

•半導体

ρは不純物濃度に依存する（次頁）。加えて、不純物濃度

9

シリコンの抵抗率

• 不純物量によるシリコンの抵抗率の変化

) A/m ( ) Ωm ( ) V/m ( J 2 E 



単結晶シリコンの抵抗率

ρ

は、ドナーまたはアクセプタ

不純物濃度で決まる。この

関係を示したグラフを

Irvin

のカーブ（右図）と呼ぶ。

t Current Flux J W L Electric Field E

金属の抵抗率

• 金属の抵抗率は材料で決まる

• AlかCuが使用されている

配線材料 Al Cu 抵抗率 3.3 cm 2.23 cm 0.2m Cu多層配線 (出典:IBM)

)

A/m

(

)

(

)

V/m

(

_m

_J

2

E







※ Cu配線は抵抗率が小さく、最大電流密度も大きいという利点があ るが、製造工程は複雑になる

11

シート抵抗による計算法

L

W

t

W

L

R

W

L

t

R







_S

(6.1.2)

R

_S

(/□): シート抵抗

•R

_S

の値を半導体メーカから与えられれば、レイアウトから

L/W を求めて、式（6.1.2）から抵抗Rを計算

•R

_S

は、厚さ

_{t を含むので材料定数ではないが、金属でも半}

導体でも

Rが計算できるので、集積回路設計では、

抵抗率

ρよりもシート抵抗R

_S

を用いる

シート抵抗の測定

L

W

S S

R

W

L

R

R





L = W のとき

（注） シート抵抗

R

_S

は、抵抗（

Ω）の次元を持つが、通常の

抵抗値とは意味が異なるので、（Ω／□）と表記されることが

上

正方形のレイアウトを描いて、

両端の抵抗値Rを測定する。

13

各部のシート抵抗の例

• 2入力NANDのレイアウト中の寄生抵抗の例

A B Z VDD VSS M1 M2 M3 M4 poly-Si: M2,M3の ゲート配線に使用 Rs = 10～ 40(/□) poly-Si: M2,M3の ゲート配線に使用 Rs = 10～ 30(/□) A B Z VDD VSS n+拡散: M1,M2 の接続に使用 Rs = 100～ 130(/□) poly-Si: M1,M4の ゲート配線に使用 Rs = 10～ 40(/□) 第1層Al Rs = 50～ 100(m/□)

６．１．３ 容量の評価

15

MOSFET内部の容量

界面ポテンシャル ： 　 物の濃度 ：チャネルドープ不純 　 　 ）： 　空乏層容量（※ 　 ）： ※ 　オーバラップ容量（ 　 　 　酸化膜容量 /Si SiO 2 2 . 3 2 1 . 2 1 ) ( : . 1 2 2 0 2 0 S A S SiO A OX OV OX SiO OX OX OV N qN Cd C W L Cgdo Cgso t C C W L L Cgc













         L LOV/2 LOV/2 p n+ n+ poly tOX Cgso Cgc Cgdo Cd Depletion Layer ※1 オーバラップ容量は、ゲート電極とソース／ ドレインが少し重なっていることにより生じる ※2 φ_sは、Vgsに依存するので、直流バイアス によってCd は変化する

MOSFETの電極間寄生容量の定義

Cgc, Cgso, Cgdo, Cd は、MOSFETの内部構造に関係し

ているので、回路図上では表現しにくい。このため、等

価な電極間容量

Cgs(V), Cgd(V), Cgb(V)

が使用される。

Cgs Cgd Cgb B D S G Cgs Cgd Cgb B D S G

17

電極間寄生容量の計算（１）

（１）カットオフ領域：

_V

_gsn

_{< V}

_tn0 L LOV/2 LOV/2 p n+ n+ poly tOX Cgso CM Cgdo Depletion Layer VGS VDS ID 飽和領域 VDS=VGS-VT 線形領域 （非飽和領域） カットオフ領域

カットオフ領域では、チャネルが発生しない

Cd C Cd C C C C W L C C W L C OX OX M gb OX OV gd OX OV gs         2 2

オーバラップ容量

酸化膜容量と空乏層容量が直列

S

D

電極間寄生容量の計算（２）

（２）線形領域：

_V

_gsn

_{- V}

_tn0

_{> V}

_dsn L LOV/2 LOV/2 p n+ n+ poly tOX Cgso Cgc Cgdo Cd _{Depletion Layer}

チャネルがソース

-ドレイン間全面に発生

) ( 2 1 2 2          C C C L W C L L W C C gc OV _{OX OV OX} gso gd gs

但し、

Vgsnが大きいとき、

Cd≒0

S

D

S COX Cd B G

19

電極間寄生容量の計算（３）

（３）飽和領域：

_V

_gsn

_{- V}

_tn0

_{< V}

_dsn L LOV/2 LOV/2 p n+ n+ poly tOX Cgso Cgc Cgdo Cd Depletion Layer

•ソースに3/2Cgcを接続

•ドレインにはCgcは殆ど

接続されないので無視

S

_D

0 2 ) ( 3 2 2 3 2             gb OX OV gdo gd OX OV OX OV gc gso gs C C W L C C C W L L C W L C C C

PN接合容量

b c p-Si (NA) n+ (ND)

pn接合は容量として働く。

単位面積あたりの容量は、

) / 1 ( 1 ) ( 2 0 B pn D A B D A Si jo V N N N N q C









  

_(5.1.4)

(5.1.4) 実測 Capacitance jo j j

b

c

b

c

x

C

C



{





2

(



)



}



左図の全接合容量は、

※ 実際には底面と側面のCjoは 異なる（教科書p.94表4.5参照）

x

_j

21

PN接合容量の削減方法

接合容量は、トランジスタに対して負荷容量として働く

ので、なるべくソースやドレインの面積は小さくする。

p n+ Poly n+ p n+ Poly n+ Al Al Al p n+ Poly n+ n+ Poly Al Al A B Z VDD VSS D S A _B D S

Al配線を無くしてn+拡散層で接続

接合容量が大きい

接合容量が小さい

ＰＮ接合容量を削減したレイアウト例

GND VDD W X CN Y Metal-1 Metal-1 GND _Y X W M2のソース M1のドレイン ドレイン、ソースの寄生 容量C_Nを削減して充 放電時間を短縮

23

配線容量

l

t

w

t

_OX

C

_ln

Si(Substrate or Well)

SiO

₂

(Field Oxide)

Al

線容量 　単位面積当たりの配 : 0 of of OX OX ln C C l w t l w C 





   

数値例

Metal-1

100m

0.5m

fF 20 mm 1 . 0 fF/mm 200 Ω 20 μm 5 . 0 μm 100 mΩ 100       ln ln C R 抵抗 容量

実際の配線容量

Si substrate Metal-1 Metal-2 Metal-3 C_ww C_ww C_ww C_ww C_pp C_f C_ww: 配線間容量 C_s : 基板間容量 C_s = C_pp + C_f C_pp : 平行平板容量 C_f : フリンジ容量 実際の配線容量の計 算は複雑だが、CAD ツールによりレイアウ トデータから自動算 出される。

25

配線のモデル

配線抵抗 配線容量 配線インダクタンス

正確な遅延時間を計算するためには、配線の寄生抵抗、寄

生容量、寄生インダクタを考慮する必要がある。

データBUS、クロックライン、メモリのWord線, Bit線（集積回路第2で扱う）のような 長い配線に多くの回路が接続されている場合は、このようなラダー型のモデルが 使用される。 RC配線モデル Lを考慮した配線モデル（高周波）

配線の高性能化

• 高性能な配線とは？

– 配線の寄生容量が小さい（高速動作に必要）

– 同じ太さで多くの電流が流せる（故障率を下げるために必要）

• 配線の寄生容量を小さくするためには？

– アーキテクチャとレイアウトの工夫により配線を短くする（設計者）

– 抵抗率の小さい配線材料を用いて配線を細くする（半導体メーカ）

– 誘電率の小さい絶縁材料を使用する（半導体メーカ）

絶縁材料 SOG MSQ HSQ Teflon 配線材料 Al Cu 抵抗率 3.3cm 2.23cm 主な配線材料と絶縁材料の特性 0.25mテクノロジまでは、Alと SiO₂(_r = 4)が使用されていた。 Cuは製造工程が複雑。 Low-k 材料 ( =4より小さい材料)

寄生素子のまとめ

• MOSFET内部の寄生素子

– MOSFETのデバイスモデルに含まれているので、MOSFETの寸法(L, W, ド レイン面積、ソース面積などを与えると)、自動的に回路シミュレーションに反 映される

• 配線の寄生素子

– 分布定数素子として働くため、手動で寄生R, Cを見積もるか、寄生素子抽出 ツールを使って、配線の等価回路を作成しないと、回路シミュレーションには 反映されない 27 ＭＯＳＦＥＴ内部 配線 配線

６．１．４

CMOS回路の過渡応答特性

寄生

_{RCによる伝搬遅延時間の発生}

メカニズム

29

寄生

RCの波形への影響

CL VDD ON OFF Vi _充電 Q C_db, C_ln, C_gｓをま とめてC_Lとする L O C Q V 

電荷

Qの充放電には、時間がかかるので、

CLが大きいほど、立上り時間 t

_r

と立下り

時間

t

_f

が長くなる。

CL VDD ON OFF Vi _放電 Q （配線の寄生抵抗 は小さいので無視 した） Cln Cdb Cg VDD Vi Vo C_gs

立上り時間と立下り時間の定義

Vin

Vout

time

time

VDD/2 VDD/2 VDD VDD 出力波形 入力波形

インバータの過渡応答波形

　立上り時間

　立下り時間

:

:

f

t

t

0.1VDD 0.9VDD

31

ゲートの伝播遅延時間の定義

2

dr df d

t

t

t





Vin

Vout

time

time

VDD/2 VDD/2 VDD VDD t_df t_dr

平均遅延時間

ゲートをN段接続すると：

1 2 3 N td1 _td2 td3 tdN







N n d total

t

_n

t

1

全遅延時間

※ 配線による遅延は考慮していない。 回路に含まれるゲートの段数が小さいほど 回路の遅延時間は短い。しかし、段数を小 さくしようとするとファンアウト数（後述）が大 きくなることが多い。 出力波形 入力波形

インバータの過渡応答波形

多段ゲートの遅延時間

CL VDD CL V1 V2 V3

t

_dr1

t

_df1

time

V

₁

V

₂

V

₃

1段目で発生した立ち上がり、立ち

下がり時間により、

2段目の入力電

圧が、閾値を通過するまでに時間

が必要となる

1段目のインバータによる遅延時間

time

time

33

（参考）

Spikeの発生

time Vi Vo time

MOSFETの寄生容量により

図のようなヒゲが発生するこ

とが多い。出力ピンなど長い

配線があるとインダクタンス

として働き、誘導起電力が発

生することがあるので、注意

が必要。

Vi Vo=0 (t=0) VDD -q VDD Cgd t=0 Cgdに蓄積した電荷q が、瞬時には動けな いので、一瞬 Vo=Vi+VDD=2VDD となる Vi Vo=VDD (t=0) VDD q VDD Cgd t=0

• Clock Feedthrough現象

スイッチング時の

MOSFETの状態

X1 X2 X3 X4 X5 X6 Vdsn I_D Vdsp p-ch n-ch 入力立上り (n-ch OFF / p-ch ON) (n-ch ON / p-ch OFF) Vgsn=VDD Vgsp=0 _VDD OFF Vi _放電 Q 状態 X1 X2,X3 X4,X5 X6

入力を立ち上げた場合の動作モードの移動

35

出力立下り特性

状態の変化

n-ch MOSFETの電流

式

出力電圧式

X1→X2

（カットオフ

-飽和）

瞬間的に移動

（途中で貫通電流）

VDD一定

X2→X3→X4

（飽和モード）

X4→X5→X6

（線形モード）

2 0) ( 2 tn n _VDD_V  } 2 1 ) {( _{tn0 o o}2 n VDD V V  V  VDD t V VDD C_L tn n    2 0) ( 2  1 } ) ( exp{ ) ( 2 0 0    t V VDD C V VDD tn L n tn  ※ 途中の計算は、別紙プリント（CMOSインバータの波形解析）を参照

立下り時間と立上り時間の計算

V_o time 0 t₂ t₄ t₆ X1X2 X3 X4 X5 0.9VDD 0.1VDD

t

_f1

t

_f2

t

r1

t

r2

出力波形の概要（正確には

X4で折れ曲がらないので注意）

)} 1 . 0 2 9 . 1 ln( 2 1 1 . 0 { ) ( 2 _{0 0} 2 1 VDD V VDD V VDD VDD V V VDD C t t t L tn tn f f f _             (5.1.5)

37

立上り時間と立下り時間の短縮

• 立上がり時間と立下り時間を短くするための条件

• （復習）雑音余裕度がHigh, Lowで等しくなる条件

負荷容量

CL

小



_n/p

or W

_n/p

/L

_n/p

大

電源電圧

VDD

大

p n tp tn

V

V









|

₀

|

0 n p p p n n p p OX p p n n OX n n L W L W L W C L W C                        ,　 　より　

【参考】実際には、

CLも(W/L)に依存し

ているので、大きい

β

_n

と小さい

CLを両

立できない。より詳しい解析によると、

n p p p n n L W L W                  　

_のとき、

_t

r

, t

f

が等しい

演習６．１．１

(1) スライド23の配線の数値例から、この配線のRC時定数(s)と、遮断周波数(Hz) を求めよ (2) スライド30のような電圧波形に対し、n-ch MOSFETとp-ch MOSFETのそれぞ れに流れる電流I_dsn, I_dsp は、どのような波形となることが予想されるか。理由も 説明せよ (3) スライド36の式より、負荷容量C_L=0のとき、t_r = t_f =0 となることが予想されるが 実際に出力端子に何も接続しないで測定またはシミュレーションをすると、t_r, t_f ともにゼロ(s)とはならない。どのような原因が予想されるか (4) インバータの立ち上がり遅延時間がt_dr, 立ち下がり遅延時間がt_dfのとき下記の 回路（リングオシレータ）の出力波形V_outの周期(s)を示せ（入力信号はない）。こ の回路は、ゲートの平均遅延時間の測定にも用いられる。なお、出力端子につ ながっているバッファは、遅延を起こすだけで波形には殆ど影響しないことに注 意せよ。このインバータは、周波数を測定する際に、計測器を繋いだことによる 発振周波数への影響を防ぐためのインピーダンスバッファとして使用している。

39

ゲートの最高動作周波数の見積り

• ゲートの最高動作周波数

• 計算例

T

_min

= t

_r

+ t

_f

よりも周期が短くなると出力の振幅が

小さくなるので、入力の周期を短く出来ない

ゲートの最大動作周波数

1

1

(

)

min max

Hz

t

t

T

f

f r

　







p n p n L p L r n L f tp tn C VDD f VDD C t VDD C t VDD V VDD V                     70 . 3 70 . 3 70 . 3 2 . 0 , 2 . 0 max 0 0 　 　のとき、 time Vi Vo 0.9VDD 0.1VDD Tmin time

T

_min

の定義

(5.1.7)

ファンアウト数の影響（１）

1 2 3 n INV0 Vi CL INV0 V0 Vi

INV

₀

から

見る等価

回路

Vi Vo time

ファンアウト数：

n

_fo

=次段のゲート入力の数

41

ファンアウト数の影響（２）

1 2 3 4 5 6 7 8 n_fo t_d t₀

ファンアウト数と遅延時間の関係

•

t

₀

は無負荷での遅延時間

• 実際には、n

_fo

が大きくなると、

配線が長くなるため、

n

_fo

とｔ

_d

は、比例の関係ではなくなる

（参考）

論理合成ツールは、遅延時間を

見積もって、仕様を満足する回

路を合成する。この際に使用す

るn

_fo

とt

_d

の関係式を遅延モデル

と呼ぶ。

遅延時間は、ゲート段数だけでは決定できない。ファンアウト数にも依存している。

演習６．１．２

(1) インバータ3段、5段、7段のリングオシレータの回路シミュレ

ーションを行い、それぞれの発振周波数とインバータの平

均遅延時間を求めよ。動作確認のため、シミュレーションに

よる出力波形、回路図、詳細なネットリスト

(Expanded List)

も示すこと。

(2) インバータのファンアウト数を１～4まで変えた時の遅延時

間とファンアウト数の関係をグラフで表せ。動作確認のため

、シミュレーションによる出力波形も示すこと。全てのインバ

ータに配線の寄生容量として

_{1fFを付加せよ。グラフは、グ}

ラフ作成ソフトまたはグラフ用紙を用いて作成すること。

（参考）平均遅延時間の測定回路

43 解析の種類 結果の保存変数 3回目の立ち上がりで2.5Vを通過する時刻を基準点 4回目の立ち上がりで2.5Vを通過するまでの時間を測定 インバータ内部の回路 にもVDDを接続

（参考）ファンアウト数の測定回路

V(IN)が立ち上がりで 2.5Vを通過する時刻から V(F1)が立ち下がりで 2.5Vを通過するまでの 時間を測定 ファンアウト数1 の場合ここを測定 ファンアウト数2 の場合ここを測定

45

CLを小さくできない場合の対処

• ファンアウトの大きい配線（グローバルな配線など）や外部

出力端子（パッド）は、大きな負荷容量

CLを持つ

– 大きなCLは、小さなトランジスタで高速ドライブすることはできない

– インバータの多段接続により解決される

1 1 1

C

u

C

x

C

C

x

C

N L L













1 1 1 1 1 1

)

(

d d n n dn n n n n

t

u

t

u

u

t

I

u

I

C

u

C

















 



IN OUT C1 C1 CL OUT IN CL uN-1C1 u2C1 u1C1 C1 1 1 1 u u2 u N-1

トランジスタのサイズを

u倍にして縦続接続

1

I

（インバータの入力容量） （インバータの出力電流）

の負荷のとき

（n段目の遅延時間）

となる段数

Nの多段接続を行う

u x N ln ln 

従って

n

I

カスケード・ドライバ

• CL = x・C1の負荷容量をドライブするN段のカス

ケード・ドライバの最適寸法は？

1 1 1 1

ln

ln

d d N n dn d

t

u

x

u

t

u

N

t

t

















全遅延時間

_{を最小とする}

_{uを求める}

･･･

7182

.

2

0

)

ln

1

1

(

ln

ln

1



















e

u

u

t

u

x

u

t

d d OUT IN CL uN-1C1 u2C1 u1C1 C1 1 e e2 eN-1

自然対数の底

(5.1.8)

47

IOバッファ（入力）

VDD/IOVDD GND/IOGND （通常、バッファと内部回路は電 源が分かれているが省略した） チップの構造 電源パッド 電源パッド コア（内部回路） IOパッド IOバッファ＋電源リング＋パッド(Pad) ・ 入力バッファ＝ESD回路 ・ 出力バッファ＝カスケード・ドライバ

IOバッファ（出力）

Pad

Pad Driver (Output Buffer)

特に高速にしたければC1 をドライブするカスケード・ ドライバを用意するとよい IN OUT C1 C1 CL （Wが大きいインバータで パッドの容量と外部配線の 容量CLをドライブ） OUT PAD Pad Driverのレイアウト例 （インバータ1段分） 内部回路（コア） （入力と出力を制御信号で切