マルチビット・ローパス

マルチビット・ローパス ΔΣAD 変調器 DAC 非線形性

２次 DWA アルゴリズムの研究

群馬大学電気電子工学科

萩原広之 傘 昊 小林 春夫

発表内容

・研究目標

・LPΔΣAD変調器

・DAC非線形性１次ノイズシェープ

・DAC非線形性２次ノイズシェープ

・開発アルゴリズムの実現

・まとめ

研究目標

マルチビットΔΣAD変調器用DAC非線形性を

２次ノイズシェープするアルゴリズムの開発とその

回路実現

LPΔΣAD 変調器

LPΔΣAD 変調器

f

低 周 波

アプリケーション： 通信機器 センサー 特徴

・アナログ回路規模が小さい

・精度の低いデバイスで

高精度AD変換を実現

ΔΣAD変調器

X Filter 1bit AD Y

1bit DA + Σ

-

アナログ入力 デジタル出力

LP

Power

ω

) ) (

( 1

) 1 ) (

( 1

) ) (

( E z

z z H

z X H

z z H

Y 

 

 



X LP Filter 1bit AD Y

1bit DA + Σ

-

アナログ入力 デジタル出力

Σ H(z) Σ

X(z) Y(z)

E(z)

+ +

+ -

LPΔΣAD 変調器

フィルタ伝達関数 量子化ノイズ

デジタル出力信号 アナログ入力信号

: ) (

: ) (

: ) (

: ) (

z H

z E

z Y

z X

H (j ω)

ω

信号帯域内の 量子化ノイズ低下

H(z) ⇒ ∞

STF= １ NTF= ０

Digital

Analog

A

B

Σ H(z) Σ

X(z) Y(z)

E(z)

+ +

+ -

X LP Filter 1bit AD Y

1bit DA + Σ

-

アナログ入力 デジタル出力

 ^{( ) ( )}  ^{1 ( )}

) ) (

( H z X z z E z

z

Y   δ  

非線形性

X LP Filter multi bit AD Y

multi bit DA

+ Σ

-

アナログ入力 デジタル出力

Σ H(z) Σ

X(z) Y(z)

E(z)

+ +

+ -

Σ δ (z)

++

マルチビット DAC の非線形性

) ) (

( 1

) 1 ) (

( 1

) ) (

( E z

z z H

z X H

z z H

Y 

 

 



マルチビット DAC 回路図構成

- +

Vout Co

C

S7 S7S6 S6S5 S5S4 S4S3 S3S2 S2S1 S1S0 S0 Vref

7 C6 C⁵ C4 C³ C2 C1 C0

C

～C

＝C

- Vout Co

- +

Vout Co

C

S S

C

S S

C

S S

C

S S

C

S S

C

S S

C

S S

2 1 4 3

5 6

7 5 4 3 2 1 0 0

C S6 S 7

Vref

マルチビット DAC 動作

( 例 )S7 ＝ S6 ＝ S5=S4 ＝ S3=0 ， S2=S1=S0=1 のとき

+ - + -

+- +

- +

- +

- +

- + -

CV

CV

CV

+ + + + + +

マルチビット DAC 問題点

C

～C

の値がバラ付く

C C

C    8

7

0

・・・

7 7

1 1

0 0

e C

C

e C

C

e C

C















ミスマッチを

7 ,

1 ,

0

e e

e 

C Vref m C

Vout

o



   Vref  

C m C Vout

o

ref o

h

a

V

C

e

e  



 ・・・



マルチビット DAC 問題点

- +

Vout Co

C

S7 S7S6 S6S5 S5S4 S4S3 S3S2 S2S1 S1S0 S0 Vref

7 C6 C⁵ C4 C³ C2 C1 C0

0 1 2 3 4 5 6 7

4 3 2 2 5 7 1 5

in pu t

特定セルの非線形性ノイズが 信号に蓄積する

使用するセルを一定の法則下で

選択するアルゴリズムが必要

DAC 非線形性

１次ノイズシェープ

DAC

1/z 1/z

δ

１次ノイズシェープ

1次ノイズシェープ 1/(1-1/Z)されている

アナログ出力 Y

デジタル入力 X

デジタル 積分フィルタ

アナログ 微分フィルタ

) ( ) /

1 1

( )

( )

( z X z Z z

Y    δ

DAC

1/z 1/z

δ

Y デジタル入力

X=３、２、４・・・・・

) ( ) /

1 1

( )

( )

( z X z Z z

Y    δ

DACの入力範囲 0～+∞ ^{直接実現不可能}

３ ３

３

３ ５

５ ２

５ ４

９

９

９level DACの 入力範囲

０～８

１次ノイズシェープの動作

ノイズシェープアルゴリズムの等価回路

7 7

1 1

0 0

e C

C

e C

C

e C

C















ミスマッチを

7 ,

1 ,

0

e e

e 

+

- Vout

+

- Co

Vref C+e₀ S₀

C+e₅ S₆

S₅ S₇

S₄ S₃ S₂ S₁

C+e₁

C+e₄ C+e₆

C+e₃

C+e₂ C+e₇

+

- Vout

+

- Co

Vref

C+e₀ S₀

C+e₅ S₆

S₅ S₇

S₄ S₃ S₂ S₁

C+e₁

C+e₄ C+e₆

C+e₃

C+e₂ C+e₇

１次ローパスエレメントローテイション法

0 1 2 3 4 5 6 7

4 3 2 2 5 7 1 5 4

) / 1 1 /(

1 )

( z Z

H  

信号の終わる所の次が次の信号のスタートライン

： Pointer

入力の最後の場所

を記憶させる

DAC 非線形性１次シェープ結果確認 変調器出力パワースペクトラム

DAC 非線系性あり

１次シェープ

理想

DAC 非線形性１次シェープ結果確認 SNR vs OSR

１次シェープ 理想

DAC 非線系性あり

DAC 非線形性

２次ノイズシェープ

2 次ノイズシェープ

) ( )

/ 1 1

( )

( )

( z X z Z ² z

Y    δ

２次シェープ

DAC

1/z 1/z

δ アナログ出力

Y デジタル入力

X

デジタル 積分フィルタ

アナログ 微分フィルタ

1/z 1/z

DAC

1/z 1/z

δ

X Y

１次シェープを応用して

２次シェープをさせる

動作

0 1 2 3 4 5 6 7

4 3 6 2 5 7 1 5 4

)

/ 1 1 /(

1 )

( z Z

H  

0 1 2 3 4 5 6 7

4 + + + +

3 6 2 5 7 1 5 4

0 1 2 3 4 5 6 7

4 3 6 2 5 7 1 5 4

0 1 2 3 4 5 6 7

4 3 6 2 5 7 1 5 4

0 1 2 3 4 5 6 7

4

3 + + + + + + +

6 2 5 7 1 5 4

4+3＝7

0 1 2 3 4 5 6 7

4

3 - - - -

6 2 5 7 1 5 4

0 1 2 3 4 5 6 7

4

3 - + + + +

6 2 5 7 1 5 4

0 1 2 3 4 5 6 7

4

3 - + + + +

6 + + + ++ ++ ++ ++ ++

2 5 7 1 5 4

－電荷が発生

0 1 2 3 4 5 6 7

4 3 6 2 5 7 1 5 4

4+3+6＝13

0 1 2 3 4 5 6 7

4 3

6 - - - -

2 5 7 1 5 4

0 1 2 3 4 5 6 7

4 3

6 ++ + + + +

2 5 7 1 5 4

-

+

1 1









0 0

：一つ前のクロックで 使われた+の信号

Y(0)=I0+I1+I2+I3

Y(1)=I4+I5+I6+I7 － I3 Y(2)=2 × I3+I4+I5+I6+I7 Y(3)=I0+I1+I2 － I7

Y(4)=I0+I1+I2+2×I7

Y(5)=2 × I3+2 × I4+2 × I5+I6 Y(6)=I0+I1+I6+I7 － (I3+I4+I5) Y(7)=2 × I2+I3+I4+I52 － I7

Y(4)=I0+I1+I2+2 × I7

Y(5)=2×I3+2×I4+2×I5+I6 Y(6)=I0+I1+I6+I7 － (I3+I4+I5) Y(7)=2 × I2+I3+I4+I5

Y(8)=I3+I4+I5+I6+I7 － I2

)

/ 1 1 /(

1 )

( z Z

H  

２倍の電荷が必要 ーの電荷が必要

動作

0 1 2 3 4 5 6 7

4 + + + +

3 - + + + +

6 ++ + + + +

2 + + + -

5 + + + ++

7 ++ ++ ++ +

1 + + - - - + +

5 ++ + + +

4 - + + + + +

動作

+ ++

-

2 1

0 1











入力

：マイナス側

入力

：プラス側

ートライン

：マイナス側信号スタ

トライン

：プラス側信号スター ー

：マイナス側ポインタ

：プラス側ポインター

：入力データ

ｎ

－ ｎ ｎ

－ ｎ

ｎ

－ ｎ ｎ

DAC A

DAC A

S S Po Po D

) (

) (

) (

) (

) (

) (

) (









 





) ( Po mod

) ( S

) ( Po )

1 (

D mod )

( Po

8

2 - n

0 k 8





 



  





 





n n

k n

n

＝

＝

プラス側計算

 

)) 1 (

A ( mod )

( A

1 ) 1 (

Po mod

) ( S

) 1 (

Po )

( Po

8 8

















n n

n n

n n

＝

＝

＝

マイナス側計算

－

－

出力は

プラス側出力 と

マイナス側力

0 1 2 3 4 5 6 7

4 + + + +

3 - + + + +

6 ++ + + + +

2 + + + -

5 + + + ++

7 ++ ++ ++ +

1 + + - - - + +

5 ++ + + +

4 - + + + + +

セルの -1,0,1,2 の動作

＋側

9 ) ( )

(

1 ) ( )

( )

(

























n A n

Po m

n A n

Po m

n Po

ｰ側

9 )

1 (

) (

1 )

1 (

) ( )

(





























n A

n Po

m

n A

n Po

m n

Po

出力2の発生 出力1の発生

出力－1の発生

17 )

( )

(

9 ) ( )

( )

(

























n A n

Po m

n A n

Po m

n Po

この条件で出力1と－1の条 件を両方とも満たす場合、

または満たさない場合は0

-1 1 2 出力

× ○ × 1

× ○ ○ 2

○ × × -1

○ ○ × 0

× × × 0

開発アルゴリズムの実現回路

スイッチドキャパシタセグメント型 DAC

- +

Vout Co

Vref

GND

C7

. . . .

- +

Vout Co

Vref

GND

C7

. . . .

セルの入力について

それぞれのセルが、－1,0,1,2を取れるよう にしなければならない

マイナス動作

マルチクロック動作

- +

Vout Co

Vref

GND

マルチクロック動作

・１クロックの間に２回 電荷を貯めて送り出す

- + + Vref -

C

Q 

- +

Vout Co

Vref

GND

マルチクロック動作

- + + Vref -

C Q 

・１クロックの間に２回

C Vref Vout C

o



 Vref

C Q



+ -

+ -

- +

Vout Co

Vref

GND

マルチクロック動作

・１クロックの間に２回 電荷を貯めて送り出す

C Vref Vout C

o



 Vref

C Q



+ - + -

- + + Vref -

C

Q 

- +

Vout Co

Vref

GND

マルチクロック動作

- + + Vref -

C Q 

・１クロックの間に２回

+ - + -

C Vref Vout C

o

2



 Vref

C Q

 2

+ -

+ -

- +

Vout Co

Vref

GND

マイナス動作

- + + Vref -

C Q 

・キャパシタのプラス側とマイナス側 を反対に繋ぐ

off on

- +

Vout Co

Vref

GND

マイナス動作

- + + Vref -

C Q 

・キャパシタのプラス側とマイナス側

off on

Vref C

Q  

C Vref Vout C

o



Vref C

Q

 

+

- +

-

- +

Vout Co

C7 C6 C5 C4 C³ C2 C1 C0

Vref

GND

0 1 2 3 4 5 6 7

4 + + + +

3 - + + + +

6 ++ + + + +

2 + + + -

5 + + + ++

7 ++ ++ ++ +

1 + + - - - + +

++ + + +

+ - +

-

+ - +

-

+ - +

-

+ - +

-

入力 ４

6 ++ + + + +

2 + + + -

5 + + + ++

7 ++ ++ ++ +

1 + + - - - + +

++ + + +

動作

- +

Vout Co

C7 C6 C5 C4 C³ C2 C1 C0

Vref

GND

動作

0 1 2 3 4 5 6 7

4 + + + +

3 - + + + +

6 ++ + + + +

2 + + + -

5 + + + ++

入力 ４

+ - +

-

+ - +

-

+ - +

-

+ - +

-

入力 ４

6 ++ + + + +

2 + + + -

5 + + + ++

+ - + -

C Vref Vout C

o

 4



CVref

Q

 4

- +

Vout Co

C7 C6 C5 C4 C³ C2 C1 C0

Vref

GND

動作

0 1 2 3 4 5 6 7

4 + + + +

3 - + + + +

6 ++ + + + +

2 + + + -

5 + + + ++

7 ++ ++ ++ +

1 + + - - - + +

++ + + +

+ - +

- +

- +

- +

- +

- +

- +

-

+ - +

-

マイナス動作

入力 ３

6 ++ + + + +

2 + + + -

5 + + + ++

7 ++ ++ ++ +

1 + + - - - + +

++ + + +

- +

Vout Co

C7 C6 C5 C4 C³ C2 C1 C0

Vref

GND

動作

0 1 2 3 4 5 6 7

4 + + + +

3 - + + + +

6 ++ + + + +

2 + + + -

5 + + + ++

入力 ３

6 ++ + + + +

2 + + + -

5 + + + ++

+ - +

- +

- +

- +

- +

- +

- +

-

+ - +

-

+ - + -

C Vref Vout C

o

 3



CVref

Q

 3

- +

Vout Co

C7 C6 C5 C4 C³ C2 C1 C0

Vref

GND

動作

0 1 2 3 4 5 6 7

4 + + + +

3 - + + + +

6 ++ + + + +

2 + + + -

5 + + + ++

7 ++ ++ ++ +

1 + + - - - + +

++ + + +

+ - +

-

+ - +

-

+ - +

-

+ - +

-

+ - +

-

入力 ６

6 ++ + + + +

2 + + + -

5 + + + ++

7 ++ ++ ++ +

1 + + - - - + +

++ + + +

- +

Vout Co

C7 C6 C5 C4 C³ C2 C1 C0

Vref

GND

動作

0 1 2 3 4 5 6 7

4 + + + +

3 - + + + +

6 ++ + + + +

2 + + + -

5 + + + ++

入力 ６

6 ++ + + + +

2 + + + -

5 + + + ++

+ - +

-

+ - +

-

+ - +

-

+ - +

-

+ - +

-

マルチクロック動作

+ - + -

C Vref Vout C

o

 5



CVref

Q

 5

- +

Vout Co

C7 C6 C5 C4 C³ C2 C1 C0

Vref

GND

動作

0 1 2 3 4 5 6 7

4 + + + +

3 - + + + +

6 ++ + + + +

2 + + + -

5 + + + ++

7 ++ ++ ++ +

1 + + - - - + +

++ + + +

+ - + -

+ - +

-

入力 ６

6 ++ + + + +

2 + + + -

5 + + + ++

7 ++ ++ ++ +

1 + + - - - + +

++ + + +

C Vref Vout C

o

 5



CVref

Q

 5

- +

Vout Co

C7 C6 C5 C4 C³ C2 C1 C0

Vref

GND

動作

0 1 2 3 4 5 6 7

4 + + + +

3 - + + + +

6 ++ + + + +

2 + + + -

5 + + + ++

+ - +

-

入力 ６

6 ++ + + + +

2 + + + -

5 + + + ++

+ - + -

C Vref Vout C

o

 6



CVref

Q

 6

シミュレーション

セル番号 非線系性の量

0 -0.002

1 -0.004

2 -0.012

3 -0.012

4 0.006

5 -0.01

6 -0.008

7 0.042

２次変調器

DAC 非線形性２次シェープ結果確認 変調器出力スペクトラム

理想 １次シェープ

２次シェープ

DAC 非線系性あり

理想 ２次シェープ １次シェープ

DAC 非線系性あり

DAC 非線形性２次シェープの SNR vs OSR

１次シェープ 102.7ｄB

ミスマッチ 24.7ｄB ７８ｄB １３.３ｄB

０．６ｄB

まとめ

• DAC非線形性を２次シェープするアルゴリズムを 開発

• DAC非線形性をシェープする回路を実現

• MATLABシミュレーションにより提案アルゴリズム の効果を確認

今後の課題

複素バンドパス変調器への拡張