高信頼性６０-１００ V 用 n-ＬＤＭＯＳトランジスタ

高信頼性６０ - １００ V 用 n- ＬＤＭＯＳトランジスタ

松田順一 群馬大学

２０２１年６月２２日 （火） １６：００～１７：３０

令和３年度 集積回路設計技術・次世代集積回路工学特論公開講座 第４５６回群馬大学アナログ集積回路研究会

インターネット配信

概要

• n-

•

n-

•

n-

•

静特性、スイッチング損失、

Drain Current Expansion

•

•

•

•

・シミュレーション

:

3D-TCAD

・以降では

n-LDMOS

n-LDMOS

n- ＬＤＭＯＳの用途

民生品

・低電力の電圧変換用の集積型スイッチングデバイス

・パワーアンプの出力増幅用デバイス

車載品（携帯電話基地局も含む）

民生品の要求に加えて高信頼性

・高ホットキャリア耐性

・広ＳＯＡ（Safe Operating Area)

・低特性オン抵抗

・低スイッチング損失 スイッチング電源の

高効率化と高周波化（小型化）

例：POL (Point of Load) 用電源、液晶パネルのＬＥＤバックライト用電源、

携帯電話及び携帯電話基地局用パワーアンプなど

＋

基本 n- ＬＤＭＯＳの問題点

基本n-ＬＤＭＯＳの断面

Drain current expansion I_D

V_DS 0

SOAの境界

ブレーク ダウン

I_D-V_DS 特性 V_GS

デバイス破壊

表面 ダメージ

真性MOSFET

n⁺ ダメージ

p⁺ n⁺

ゲート

ソース ドレイン

n-ドリフト

p-基板

領域A 領域B 真性MOSFET

V_{GS 表面} V_DS

(1) 低ホットキャリア耐性

⇒領域A 内の高電界に起因: DAHC (drain avalanche hot carriers)を誘起 (2) ドレイン電流の拡張（Drain current expansion (CE)）:狭いSOA

⇒領域B 内のKirk効果による高電界に起因 (3) 高特性オン抵抗

⇒n-ドリフト領域の低不純物濃度に起因 (4) 耐圧の低下

問題

領域C

I_D

以降簡単化して、

n-LDMOS → LDMOSと記す

Kirk 効果のモデル

ベース(P-ボディ) エミッタ

(ソース)

コレクタ (ドレイン) n-ドリフト

n⁺ P

n⁺

a 電界形状

電子の流れ

電流 I_C (I_DS)

cb d

e

A B

■ I_C (I_DS) 増大

⇒ 電界形状は“a” から “e”へ変化

⇒ 電界ピークは“A” から “B”へ移動

⇒ ベース幅拡大

(Base widening orKirk effect)

■ N_D 増大

⇒ 電界ピークが “A” から “B”へ移動 するのにより高い I_C(I_DS) が必要

⇒ 固定 I_C (I_DS) では “B” での電界は低下 ベース幅

(ドーピング濃度N_D)

空乏層端

B. Jayant Baliga, “Fundamentals of Power Semiconductor Devices,” Springer Science + Business Media, 2008.

Ref.

Drain Current Expansion (CE) のモデル

Gate

n⁺ n⁺

p⁺

n-ドリフト

真性MOSFETのドレイン

領域 A 領域 B

真性MOSFET

ドレイン ソース

p-基板

② 領域B で高電界発生 （∵Kirk 効果）

③ 領域 B でインパクトイオン化による電子正孔対発生

③ 領域 B から正孔電流発生

電子の流れ 正孔の流れ

④ n-ドリフト領域で抵抗低下（伝導度変調）

⑤ 真性MOSFETのドレイン電圧 V_DS,INT 上昇

⑥ I_D 増大 （CE発生） （∵真性MOSFET: 線形動作）

⑦ I_D 飽和（∵真性MOSFET: 飽和動作）

電子 正孔

V_DS V_DS,INT

Ref. S. Poli, S. Reggiani, R. K. Sharma, M. Denison, E. Gnani, A. Gnudi, and G. Baccarani,

① 電子による高電流

RESURF (Reduced Surface Field) のモデル

-E_x -E_x

E_y E_y

x x

y y

p-ボディ

p-ウエル

n-ドリフト

p-ウエル

n-ドリフト

p-ボディ

空乏電荷 重複領域

空乏層 空乏層

ピーク電界低下

電荷バランスがとれていない 電荷バランスがとれている

従来の 100 V LDMOS

(１セル: 6.55 μm × 0.2 μm) 従来の 100 V LDMOS断面

(1) 低ホットキャリア耐性

⇒ 領域 A 内の高電界による

DAHC (Drain Avalanche Hot Carriers)の発生に起因 (2) CEの発生（狭いSOA）

⇒ 領域 B 内の高電界に起因 （Kirk効果）

(3) 耐圧の低下

⇒ 領域 C 内の高電界に起因 (4) 高特性オン抵抗

⇒n-ドリフト領域(NDL)の低濃度に起因 (5) 高スイッチング損失

⇒ 大きなMiller容量に起因

■ 問題

p-ウエル

0 p⁺ n⁺ x

y

V_GS V_DS

V_SS

n⁺ FP

領域A

領域B

領域C

p-基板 p-ボディ

ドレイン ソース

ゲート

p⁺-ピックアップ

n-ドリフト(NDL)

I_D(J_D) I_SS(J_SS)

I_PB(J_PB)

高信頼 100 V LDMOS の提案 ⁽¹⁾

(１セル: 6.55 μm × 0.2 μm) 提案された 100 V LDMOSの断面

■ ２層のp型埋め込み層 (Dual RESURF 構造)

■ ３層のn-ドリフト層

・Miller 容量低減（スイッチング損失低減）

■ 接地された２段階フィールドプレート（Two-Step GFP）

・FP1: 領域 A のRESURF補強

・FP2:領域 A を除くドリフト領域のRESURF補強

NDL1

0

PBL1 PBL2

n⁺

p⁺ x

y

V_GS V_DS

V_SS

n⁺ NDL2

FP1

FP2

NDL3

V_FP

p-ウエル

領域A

領域B

領域C

p-基板 p-ボディ

ドレイン ソース

ゲート

p⁺-ピックアップ

・PBL1: 領域 A のRESURF強化⇒高ホットキャリア耐性

・PBL2: ① ドリフト領域内の均一電界

② 領域C の耐圧低下防止

・NDL1: ドリフト領域の基本層

・NDL2, 3: 特性オン抵抗低減

CE 抑制（領域 B のKirK効果による電界低減）

（NDL3: GFPによる特性オン抵抗増大の抑制）

(1) Jun-ichi Matsuda, Anna Kuwana, Jun-ya Kojima, Nobukazu Tsukiji, and Haruo Kobayashi,“WideSOA and High Reliability 60-100 V LDMOS Transistors with Low Switching Loss and Low Specific On- Resistance,”International Conference on Solid-State and Integrated Circuit Technology (ICSICT), Oct. 31- Nov. 3, Qingdao, China, S25-6, 2018.

I_D(J_D) I_SS(J_SS)

I_PB(J_PB)

I _D – V _DS 特性

■ CE 発生ドレイン電圧 V_CE

⇒ 約 50 V at V_GS = 6 V

■ 特性オン抵抗 R_on,sp

⇒ 178 mΩ･mm² at V_GS = 5 V

■ CE 発生ドレイン電圧 V_CE

⇒ 約 70 V at V_GS = 6 V

■ 特性オン抵抗R_on,sp

⇒ 150 mΩ･mm² at V_GS= 5 V

0 20 40 60 80 100 120 140

0 20 40 60 80 100 120 140

Drain Current Density (A/mm2)

Drain Voltage (V) V_GS(V)

5 4

3 6

(a) 従来 LDMOS

V_GS最大定格 Current expansion

0 20 40 60 80 100 120 140

0 20 40 60 80 100 120 140

Drain Current Density (A/mm2)

Drain Voltage (V)

5 4

3 6

V_GS(V)

(b) 提案 LDMOS

Current expansion V_GS最大定格

I _D – V _GS 特性

従来 LDMOS 提案 LDMOS

1E-11 1E-10 1E-09 1E-08 1E-07 1E-06 1E-05 1E-04 1E-03 1E-02 1E-01 1E+00 1E+01

0.0 0.5 1.0 1.5 2.0 2.5 3.0

Drain Current Density (A/mm2)

Gate Voltage (V) V_DS(V)

0.1 100

1E-11 1E-10 1E-09 1E-08 1E-07 1E-06 1E-05 1E-04 1E-03 1E-02 1E-01 1E+00 1E+01

0.0 0.5 1.0 1.5 2.0 2.5 3.0

Drain Current Density (A/mm2 )

Gate Voltage (V) V_DS(V)

0.1 100

■ V_TH = 2.08 V at I_D = 1×10^-2 A/mm²

■ V_TH = 2.16 V at I_D = 1×10^-2 A/mm²

■ ΔV_TH = -0.10 V at I_D = 1×10^-2 A/mm² V_DS=0.1V ⇒ V_DS=100V

■ ΔV_TH = -0.12 V at I_D = 1×10^-2 A/mm² V_DS=0.1V ⇒ V_DS=100V

■ V_DS = 100 Vでも非常に低いリーク電流 ■ V_DS = 100 Vでも非常に低いリーク電流

スケールダウンデバイスの I _D – V _DS 特性

I_D – V_DS 特性（0.5×L_ab）

0 20 40 60 80 100 120 140 160 180 200

0 20 40 60 80 100

Drain Current Density (A/mm2)

Drain Voltage (V) V_GS(V)

5 4

3 V_GS最大定格 6

Current expansion

■ CE 発生ドレイン電圧 V_CE

⇒ 約 50 V at V_GS = 6 V

■ 特性オン抵抗 R_on,sp

⇒ 78 mΩ･mm² at V_GS= 5 V

PBL1 NDL1

PBL2 n⁺

p⁺ NDL2

FP1

FP2

NDL3

a L_FP2 L_ab b

L_PBL2

n-ドリフト領域のスケーリング α: スケーリングファクタ αL_ab → α L_PBL2 と α L_FP2

p-ウエル

p-基板 ゲート

p-ボディ

n⁺

1E-11 1E-10 1E-09 1E-08 1E-07 1E-06 1E-05 1E-04 1E-03 1E-02 1E-01 1E+00 1E+01

0 20 40 60 80 100 120 140 160

Drain Current Density (A/mm2 )

Drain Voltage (V)

ブレークダウン特性

従来デバイス

提案 デバイス

■ ブレークダウン電圧 BV_DS(at I_D = 1× 10^-6A/mm²)

・従来デバイス ⇒ 130 V

・提案デバイス ⇒ 133 V

両デバイス共 100 V 動作には十分な耐圧

ブレークダウン特性

R _on,sp -BV _DS 特性

■提案デバイスのR_on,sp-BV_DS 特性

⇒ Si Limitに近いレベル

提案デバイス

ISPSD 2017 (Renesas) ISPSD 2016 (Magnachip)

スケールダウンされた提案デバイス 従来デバイス

ブレークダウン時の電界分布

V_DS=130V、V_GS=0V

従来 LDMOS 提案 LDMOS

電界

(kV/cm)_mag (log)

V_DS=130V、V_GS=0V 電界

(kV/cm)_mag (log)

■ 高電界領域

(ブレークダウン箇所)

⇒ 提案デバイスの高電界位置は 従来デバイスのものより深い 提案デバイスのESD耐性は

従来デバイスより高いと推定

高電界領域

高電界領域 高電界

領域

0 1 2 3 4 5 6

0 2 4 6 8 10 12

0 500 1000 1500

Gate Voltage (V)

Gate Current (μA)

Time (ps)

ゲートターンオン特性と FOM

■FOM (オン抵抗 × ゲート電荷)

■ゲート電荷密度Q_g

ターンオン特性を求めるための回路

ターンオン特性（１セル）

太い線: 提案デバイス

細い線（破線）: 従来デバイス

・ Q_g (従来デバイス) = 2.09 nC/mm²

・ Q_g (提案デバイス) = 1.06 nC/mm² ・ FOM (提案デバイス) = 159 mΩ･nC

・ FOM (従来デバイス) = 373 mΩ･nC

5 V

50 MΩ

500 kΩ

100 V

(提案と従来デバイス)

i_d

i_g

v_gs

v_ds

１セル: 6.55μm×0.2μm (提案と従来デバイス)

P _TD のスイッチング周波数依存性

0.0 0.5 1.0 1.5 2.0

100 1000 10000 100000

Total Power Dissipation Density (W/mm2 )

Switching Frequency (kHz) 実線: 提案デバイス

破線: 従来デバイス

D_on 0.9

0.9 0.5 0.1 0.5 0.1

P_TDのスイッチング周波数依存性

デバイス E_GD (J/mm²) E_ON/OFF (J/mm²) E_SW (J/mm²) 従来 1.05×10^-8 1.96×10^-8 3.01×10^-8 提案 5.31×10^-9 5.32×10^-9 1.06×10^-8

E_GD: ゲートドライビング損失密度

E_ON/OFF: ターンオンとターンオフ期間のスイッチング損失密度（注）

E_SW = E_GD+ E_ON/OFF

１周期当たりのスイッチング損失密度 E_SWの成分

■ P_TD（全消費電力密度）： P_TD (提案デバイス)＜P_TD(従来デバイス)

∵提案デバイスの 低R_on,sp と 低E_SW

（注）上記スイッチング損失に関し、

簡単化してターンオン過程の損失を２倍にして計算

（全消費電力密度：スイッチング損失密度＋伝導損失密度）

D_on: 時比率

表面に沿った電界分布 (1) ： CE 低減

■ ドレイン側ドリフト端近傍の電界 E_d:

E_d (提案) ≪ E_d (従来) (∵ Kirk effect) CE（提案）≪CE（従来)

① E_g(提案) < E_g(従来) (∵ PBL1)

0 50 100 150 200 250 300 350 400 450

0 1000 2000 3000 4000 5000 6000 7000

Electric Field in Minus X-Direction (kV/cm)

Distance (nm) 従来デバイス

提案デバイス

Kirk 効果起因 Drift

P⁺

Source Drain

FP

FP2

FP1 (提案デバイス)

(従来デバイス) Gate

PBL1起因

表面に沿った電界分布 (V_DS=80V, V_GS=6V)

③ N_D (提案) > N_D(従来) (∵ NDL2 とNDL 3)

⇒ 提案デバイスでKirk効果の低減

② ΔV_DS,INT (提案) < ΔV_DS,INT (従来) (∵ Dual RESURF)

N : n-ドリフト領域の不純物濃度

⇒提案デバイスでソース電流（電子電流）低減

V_DS,INT: 真性MOSFETのドレイン電圧

E_g: ゲート側ドリフト端近傍の電界

⇒提案デバイスで電子電流発生（ゲート近傍）低減

正孔電流密度分布 (V _GS =6V)

従来 LDMOS

V_DS=80V, V_GS=6V 正孔電流密度

(A/cm²)_mag(log) 表面 Drift

P⁺ SourceGate

Drain FP

提案 LDMOS

正孔電流密度 (A/cm²)_mag(log)

V_DS=80V, V_GS=6V 表面 Drift

P⁺ SourceGate

Drain

FP1 FP2

■ドレイン側ドリフト領域端近傍の 正孔電流密度J_hd

強いKirk 効果

■ ゲート側ドリフト領域端近傍の 正孔電流密度J_hg

J_hg (従来) > J_hg (提案)

J_hd (従来) > J_hd (提案)

弱いKirk 効果

従来 LDMOS のドレイン電流成分と V _DS,INT vs. V _DS (V _GS =6V)

0 1 2 3 4 5 6

0 20 40 60 80 100 120

Drain Voltage of Intrinsic MOSFET (V)

Drain Voltage (V) V_GS=6V

0 20 40 60 80 100 120 140

0 20 40 60 80 100 120

Current Density (A/mm2)

Drain Voltage (V) V_GS=6V

J_D

J_SS

J_SUB

線形領域 飽和領域 真性MOSFET

ドレイン電流成分 V_DS,INT vs. V_DS

線形領域 飽和領域

真性MOSFET

J_SS: 電子電流成分 J_SUB: 正孔電流成分 V_DS,INT: 真性MOSFETドレイン電圧

提案 LDMOS のドレイン電流成分と V _DS,INT vs. V _DS (V _GS =6V)

0 20 40 60 80 100 120 140

0 20 40 60 80 100 120

Current Density (A/mm2 )

Drain Voltage (V) V_GS=6V

J_D J_SS

J_SUB

0 1 2 3 4 5 6

0 20 40 60 80 100 120

Drain Voltage of Intrinsic MOSFET (V)

Drain Voltage (V) V_GS=6V

線形領域 飽和領域 真性 MOSFET

ドレイン電流成分 V_DS,INT vs. V_DS

線形領域 飽和領域

真性MOSFET

J_SS: 電子電流成分 J_SUB: 正孔電流成分 V_DS,INT: 真性MOSFETドレイン電圧

表面に沿った電界分布 (2) ：ホットキャリア耐性

■ ゲート側ドリフト端近傍の電界 E_g

E_g (提案デバイス)<E_g (従来デバイス) (∵PBL1)

真性MOSFETのホットキャリア耐性 提案デバイス＞従来デバイス

表面に沿った電界分布 (V_DS=80V, V_GS=3V)

0 50 100 150 200 250 300 350 400

0 1000 2000 3000 4000 5000 6000 7000

Electric Field in Minus X-Direction (kV/cm)

Dsitance (nm) 従来デバイス

提案デバイス Drift P⁺

Source Drain

FP

FP2

FP1 _{(提案デバイス)} (従来デバイス) Gate

PBL1起因

正孔電流密度分布 (V _GS =3V)

Drift P⁺

SourceGate

Drain FP

表面

V_DS=80V, V_GS=3V 正孔電流密度

(A/cm²)_mag(log)

Drift P⁺

SourceGate

Drain

FP1 FP2

表面

正孔電流密度 (A/cm²)_mag(log)

V_DS=80V, V_GS=3V

従来 LDMOS 提案 LDMOS

■ ゲート側ドリフト端近傍の 正孔電流密度 J_hg

J_hg (従来) > J_hg (提案)

電子電流密度分布 (V _GS =3V)

Drift P⁺

SourceGate

Drain FP

表面

Drift P⁺

SourceGate

Drain

FP1 FP2

表面

V_DS=80V, V_GS=3V 電子電流密度

(A/cm²)_mag(log)

電子電流密度 (A/cm²)_mag(log)

V_DS=80V, V_GS=3V

従来 LDMOS 提案 LDMOS

■ 電子電流パス

⇒従来と提案デバイス共に 、 表面から離れている

従来と提案デバイス共に 、 ホットキャリアがドリフト領 域表面にダメージを与え る可能性は低い

従来 LDMOS のドレイン電流成分と V _DS,INT vs. V _DS (V _GS =3V)

0 5 10 15 20

0 20 40 60 80 100 120 140

Current Densidty (A/mm2)

Drain Voltage (V) V_GS=3V

I_D

I_SS I_SUB

0 1 2 3 4 5

0 20 40 60 80 100 120

Drain Voltage of Intrinsic MOSFET (V)

Drfain Voltage (V)

V_GS=3V

ドレイン電流成分 V_DS,INT vs. V_DS

線形領域 飽和領域

真性MOSFET

線形領域 飽和領域

真性MOSFET

I_SS:電子電流成分 I_SUB: 正孔電流成分 V_DS≧20 V でV_DSの増大に伴いV_DS,INTが徐々に上昇している

→ インパクトイオン化が増えてI_SUB（I_D）の上昇に繋がる

0 5 10 15 20

0 20 40 60 80 100 120 140

Current Density (A/mm2)

Drain Voltage (V)

提案 LDMOS のドレイン電流成分と V _DS,INT vs. V _DS (V _GS =3V)

V_GS=3V

I_D

I_SS

I_SUB

0 1 2 3 4 5

0 20 40 60 80 100 120

Drain Voltage of Intrinsic MOSFET (V)

Drfain Voltage (V)

V_GS=3V

ドレイン電流成分 V_DS,INT vs. V_DS

線形領域 飽和領域

真性MOSFET

線形領域 飽和領域

真性 MOSFET

I_SS: 電子電流成分 I_SUB: 正孔電流成分

V_DS≧40 VでV_DSの増大に伴いV_DS,INTが徐々に上昇している

（上昇の度合いは従来LDMOSより低い）

→ インパクトイオン化が増えてI_SUB（I_D）の上昇に繋がる

提案 LDMOS 標準サンプルの寸法とドーズ量

PBL1長（L_PBL1）の標準（L_PBL1-std）: 350 nm PBL2長（L_PBL2）の標準（L_PBL2-std）: 4500 nm FP2長（L_FP2）の標準（L_FP2-std）: 1400 nm

P-Sub.

P-Body NDL1

P-Well

0

PBL1 PBL2

n⁺

p⁺ x

y

Drain Source

V_GS V_DS

V_SS

n⁺ NDL2

FP1 Gate

p⁺-pickup

FP2

NDL3

V_FP

5500

4350 2950

350

4500 1550

(nm)

A

A’

C

B’

B C’

I_D(J_D) I_SS(J_SS)

I_PB(J_PB)

I_SUB(J_SUB)

L_PBL1

L_PBL2

L_FP2 1400

PBL1正味ドーズ量（D_PBL1）の標準（D_PBL1-std）: 1.87×10¹³cm^-2

NDL3正味ドーズ量（D_NDL3）の標準（D_NDL3-std） : 1.26×10¹³cm^-2 PBL2正味ドーズ量（D_PBL2）の標準（D_PBL2-std） : 6.77×10¹¹cm^-2

標準条件を振ってプロセスばらつきに対する特性変動調査

I _D -V _DS 特性の L _PBL1 依存性

■ ΔL_PBL1の増大に伴いCEは抑制されるが、

ΔL_PBL1≧0 nm ではその効果は小さい

0 20 40 60 80 100 120 140

0 20 40 60 80 100 120

Drain Current Density (A/mm2 )

Drain Voltage (V) Δ L_PBL1(nm)

0 +200 -600 -400 -200

Current expansion

Conventional

Proposed

Δ𝐿_{𝑃𝐵𝐿1} = 𝐿_{𝑃𝐵𝐿1} − 𝐿_{𝑃𝐵𝐿1−𝑠𝑡𝑑}

（提案 LDMOS ）

CEの抑制は、ΔL_PBL1の増大に伴いゲート側ドリフト端近傍の RESURFが強化され、V_DSの増大に伴うV_DS,INTの上昇が抑制 されることによる。

一方、ΔL_PBL1≧0 nm ではPBL1端の電界が高くなり、

インパクトイオン化による電流が増加し、オン時の ブレークダウン電圧が低下することによる。

V_DS=80V, V_GS=6V

BV _DS と R _on,sp の L _PBL1 依存性

■-600≦ΔL_PBL1≦50 nm の範囲で BV_DS＞132 V になっており、

ΔL_PBL1の増大に伴いBV_DSは低下するが、ほぼ飽和状態にある

■50 <ΔL_PBL1 ≦400 nm の範囲でBV_DSはΔL_PBL1の増大に伴い急激に低下する

■ ブレークダウン発生箇所

ブレークダウンA→ ドレイン下、ブレークダウンB → PBL1端

■BV_DSの急激な低下を避けるには、ΔL_PBL1≦ 50 nm に設定する必要あり

■CE抑制も考慮して、ΔL_PBL1の許容値を-50 nm ≦ ΔL_PBL1≦ 50 nm とする

140 142 144 146 148 150 152 154 156 158 160

100 105 110 115 120 125 130 135 140

-800 -600 -400 -200 0 200 400 600 2Specific On-Resistance (mΩmm)

Breakdown Voltage (V)

Δ L_PBL1(nm) Standard

Breakdown A Breakdown B

Tolerance

（提案 LDMOS ）

■-600≦ΔL_PBL1 ≦400 nm の範囲で 148 ≦R_on,sp≦152 mΩmm² にある

→ 上記ΔL_PBL1範囲ではR_on,spの変動は小さい

ブレークダウンB：ΔL_PBL1の増大に伴い、PBL1端での電界が 強くなることに起因する

表面に沿った電界分布の L _PBL1 依存性（１）

■-50 nm ≦ΔL_PBL1≦50 nmとした場合の|E_xx(g-peak)| の変動幅

195 ≦|E_xx(g-peak)| ≦213 kV/cm （標準サンプルの|E_xx(g-peak)|は204kV/cm）

（標準サンプルの|E_xx(g-peak)|に対する上記変動幅：－4％から＋4％）

■-50 nm ≦ΔL_PBL1≦50 nmとした場合の

p-body電流密度（インパクトイオン化による正孔電流密度）はほぼ一定

0 50 100 150 200 250 300 350

0 1000 2000 3000 4000 5000 6000 7000

Electric Field in Minus X-Direction (kV/cm)

Distance (nm) Δ L_PBL1(nm)

0 +200

-600 -200

FP1 FP2

Drift

Gate Drain

Proposed

Conventional _0.0^0.2

0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0

0 50 100 150 200 250 300 350 400

-800 -600 -400 -200 0 200 400 600 2 P-Body Current Density (A/mm) Peak Electric Field in Minus X- Direction (kV/cm)

Δ L_PBL1(nm)

（提案 LDMOS ）

V_DS=80V, V_GS=3V

V_DS=80V, V_GS=3V

ゲート側ドリフト端近傍での-x方向ピーク電界-Exx(g-peak)

とp-body電流密度のΔL_PBL1依存性

ΔL_PBL1の増大に伴いホットキャリア耐性が上がる

→ 上記ΔL_PBL1の範囲内ではホットキャリア耐性はほぼ一定

■ ΔL_PBL1の増大に伴いゲート側ドリフト端近傍で

の –x 方向電界–E_xx(g) は低下する（RESURF強化）

表面に沿った電界分布の L _PBL1 依存性（２）

■ΔL_PBL1の増大に伴いドレイン側ドリフト端近傍の

–x 方向電界–E_xx(d)は徐々に小さくなる

■ΔL_PBL1 ≧ 0 nmでは–E_xx(d)ははほとんど変わらない

0 50 100 150 200 250 300 350 400

-800 -600 -400 -200 0 200 400 600

Electric Field in Minus X-Direction (kV/cm)

Δ PBL1 Edge Location (V)

ドレイン側ドリフト端近傍での

-x方向ピーク電界-E_xx(d-peak)のΔL_PBL1 依存性

■-50 nm ≦ΔL_PBL1≦50 nmとした場合の|E_xx(d-peak)| の変動幅

271 ≦|E_xx(d-peak)|≦ 278 kV/cm （標準サンプルの|E_xx(d-peak)|は272kV/cm） 標準サンプルの|E_xx(d-peak)|に対する上記変動幅： －0.3％ から＋2％

0 50 100 150 200 250 300 350 400

0 1000 2000 3000 4000 5000 6000 7000

Electric Field in Minus X-Direction (kV/cm)

Distance (nm) Δ L_PBL1(nm)

0 +200 -600 -200

FP1 FP2

Drift

Gate Drain

V_DS=80V, V_GS=6V

V_DS=80V, V_GS=6V

（提案 LDMOS ）

→ 上記ΔL_PBL1 の範囲内では、CE抑制効果はほぼ一定

ΔL_PBL1の増大に伴いCEを抑制できる

但し、 ≧ ではその効果は小さい

BV _DS の L _PBL2 依存性

■ BV_DS≧ 131 V を得る場合、ΔL_PBL2の範囲は以下になる ｰ400 nm ≦ ΔL_PBL2≦ +200 nm

100 105 110 115 120 125 130 135 140 145 150

-800 -600 -400 -200 0 200 400 600 800

Breakdown Voltage (V)

Δ L_PBL2(nm)

Standard Breakdown B Breakdown A

Tolerance

→ 標準条件で広いプロセスマージン有り

Δ𝐿_{𝑃𝐵𝐿2} = 𝐿_{𝑃𝐵𝐿2} − 𝐿_{𝑃𝐵𝐿2−𝑠𝑡𝑑}

（提案 LDMOS ）

■ブレークダウンA発生

ΔL_PBL2増大に伴うドレイン側ドリフト端近傍

（ドレイン下方のPN接合）の高電界に起因

■ブレークダウンB発生

ΔL_PBL2低下に伴い、ドリフト全体のRESURFが低下し、

ゲート側ドリフト端近傍（PBL1端）の電界が 高くなることに起因