外部メモリ・インタフェースのハンドブック、Volume 2、第14章：PHYについて

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EMI_DG_007-4.0

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ISO 9001:2008 Registered

この章では、システム内の成功したQDR IIやQDR II+ SRAMインタフェースを実装するために、システムのシグナル・インテグリティおよびレイアウトのガイドラインを改善するためのガイドラインを提供します。

UniPHY Intellectual Property (IP) QDR II付きのQDR IIおよびQDR II+ SRAMコントローラは、Arria^®II GX、Arria V、Stratix^®III、Stratix IVおよびStratix Vデバイスとのインタフェースを実装することができます。

1 本章では、QDR II SRAMはQDR IIおよびQDR II+ SRAMの両方を意味します（記載のない限り）。

この章では、シグナル・インテグリティに影響する以下の主な要因について説明します。

■ I/O規格

■ QDR II SRAMコンフィギュレーション

■ 信号の終端

■ プリント基板（PCB）のレイアウト・ガイドライン

■ I/O規格

■ QDR II SRAMのコンフィギュレーション

■ 信号終端

■ プリント回路基板（PCB）のレイアウト・ガイドライン

I/O 規格

QDR II SRAMインタフェース信号は、以下のJEDEC I/O信号規格のいずれかを使用し

ます。

■ HSTL-15—低消費電力と低放出の利点を提供します。

■ HSTL-18—わずかに大きい出力電圧スイングに伴って増加したノイズの耐性を提

供します。

f 使用するインタフェースのための最も適切な規格を選択するには、「Arria IIデバイス・ハンドブック」の「 Arria II GX Devices Data Sheet: Electrical Characteristics」の章、

「Stratix IIIデバイス・ハンドブック」の「Stratix III Device Datasheet: DC and Switching Characteristics」の章、および「Stratix IVデバイス・ハンドブック」の「Stratix IV Device Datasheet DC and Switching Characteristics」の章、を参照してください。

May 2012 EMI_DG_002-5.0

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外部メモリ・インタフェース・ハンドブック 2012 年 5 月 Altera Corporation Vol 2: デザイン・ガイドライン

UniPHY IP付きのAltera^® QDR II SRAMコントローラはSTL 1.5 V Class IおよびHSTL出

力HSTL 1.5 V入力へデフォルトします。

QDR II SRAM コンフィギュレーション

UniPHY IP付きのQDR II SRAMコントローラは、最大幅の72ビットの幅拡張コンフィ

ギュレーションの単一のデバイスと2つのデバイスのインタフェースをサポートします。

図 7‒1には、FPGAとシングルQDR II SRAMのコンポーネント間の主な信号接続を示

します。

図 7‒1. シングル QDR II SRAM のコンポーネントによるコンフィギュレーション

図 7‒1の注 :

(1) 並列OCTをサポートしていないArria II GXデバイスをターゲットするデータ入力用のみ外部ディスクリート終端を使用してください。Stratix IIIおよびStratix IVデバイスでは、並列OCTを使用します。

(2) Arria II GXデバイスをターゲットするCQ/CQ#、または、×36エミュレートされたモードを使用するデバイスにのみ外部ディスク

リート終端を使用します。

(3) RPSのために示すように、この信号に対して、外部ディスクリート終端を使用します。

(4) スタブを回避するために、フライバイ配置と外部のディスクリート終端を使用します。

DOFFn

QDR II Device

DOFF

ZQ RQ

VTT VTT

DATA IN

Q CQ/CQ D BWS K/K A WPS RPS

CQ/CQn DATA OUT BWSn K/Kn ADDRESS WPSn RPSn

VTT

(1) (2)

(3) (3) (3) (3) (3)

(4)

(4)

図 7‒2には、幅拡張コンフィギュレーションでFPGAと2つのQDR II SRAMコンポーネント間の主信号の接続を示します。

図 7‒2. 幅拡張コンフィギュレーションでの 2 つの QDR II SRAM のコンポーネントによるコンフィギュレー ション

図 7‒2: の注

(1) 並列OCTをサポートしていないArria II GXデバイスをターゲットするデータ入力用のみ外部ディスクリート終端を使用してください。Stratix IIIおよびStratix IVデバイスでは、並列OCTを使用します。

(2) Arria II GXデバイスをターゲットするCQ/CQ#、または、×36エミュレートされたモードを使用するデバイスにのみ外部ディスク

リート終端を使用します。

(3) スタブを回避するために、フライバイ配置でデータ出力、BWSn、およびK/K#クロックの外部ディスクリート終端を使用します。

(4) RPSのために示すように、この信号に対して、外部ディスクリート終端を使用します。

(5) バランスされたTまたはYトポロジーのトレースの分割で外部ディスクリート終端を使用します。

DOFFn DATA IN

(1) (2) (2)

(3) (3) (3) (3)

CQ/CQn0 CQ/CQn1 DATA OUT BWSn K0/K0n K1/K1n ADDRESS WPSn RPSn

VTT

QDR II SRAM Device 1

DOFF

ZQ RQ

Q CQ/CQn D BWS K/K A WPS RPS

VTT

VTT VTT VTT

QDR II SRAM Device 2

DOFF

ZQ RQ

Q CQ/CQn D BWS K/K A WPS RPS

VTT

(3)

(4) (4) (4) (4)

VTT

(5) VTT

(3) VTT VTT

(5)

図 7‒3には、幅拡張コンフィギュレーションのアドレスおよびコマンド信号に推奨の

詳細バランスされたトポロジーを示します。

信号終端

Arria II GX、Stratix IIIおよびStratix IVデバイスは、On-Chip Termination（OCT）テクノロジを提供しています。

表 7‒1に、各デバイスのOCTサポートの範囲を示します。

図 7‒3. バランスされたトポロジーの外部並列終端

図 7‒3の注 :

(1) 信号に見られた反射および並列インピーダンスの不連続を最小化するためには、QDR II SRAMメモリ・

コンポーネントに接近したトレースの分割を配置します。QDR II SRAMのコンポーネントが集中ロードとして現れるされるようにTL2を短くしておきます。

TL1

VTT (1)

TL2

TL2 FPGA

QDRII Memory

表 7‒1. On-Chip Termination の方法 (1)

終端方法

HSTL-15 および HSTL-18

FPGA デバイス Arria II GX

Arria II GZ、

Stratix III、およ び Stratix IV

Arria V および Stratix V カラム

I/O

ロウ I/O

カラム I/O

ロウ I/O

カラム n I/O

ロウ I/O キャリブレーションなし直列On-Chip

Termination Class I 50 50 50 50 — —

キャリブレーション付き直列On-Chip

Termination Class I 50 50 50 50 — —

キャリブレーション付き並列On-Chip

Termination Class I — — 50 50 50 50

表 7‒1の注 :

(1) このテーブルには、アルテラFPGAでQDR II SRAMメモリ・インタフェースのためのI/O規格でサポートされるため、

HSTL-15、HSTL-18規格に関する情報を提供します。

(6)

直列On-Chip Termination（R_S）は、出力と双方向バッファのみサポートされます。そして、並列On-Chip Termination（R_T）は、入力と双方向バッファのみサポートされま

す。 QDR II SRAMインタフェースは単方向のデータパスがあるので、ダイナミック

OCTは必須ではありません。

Arria II GX、Stratix IIIおよびStratix IVデバイスでは、HSTL Class I I/Oキャリブレーション終端は、QDRII SRAMインタフェースと同じVCCIOにI/Oバンク内のR_UPピンとR_DN ピンに接続された50 1%の抵抗に対してキャリブレートされます。キャリブレーションは、デバイスのコンフィギュレーションの終了時に発生します。

QDR II SRAMコントローラには、グランドへの抵抗RQを介して接続されるZQピン

があります。一般的にQDR II SRAMの出力信号インピーダンスは0.2 × RQです。詳細については、QDR II SRAMデバイスのデータシートを参照してください。

f OCTについて詳しくは、「Arria II GX デバイス・ハンドブック」の章の「 I/O Features in Arria II GX Devices」、「Arria V デバイス・ハンドブック」の章の「 I/O Features in Arria V Devices」、「Stratix IIIデバイス・ハンドブック」の章の「Stratix III Device I/O Features」、

「Stratix IV デバイス・ハンドブック」の章の「 I/O Features in Stratix IV Devices」、および「Stratix Vデバイス・ハンドブック」の章の「 I/O Features in Stratix V Devices 」を参照してください。

次の項では、信号の終端オプションを示すためにHyperLynxシミュレーションのアイ・ダイアグラムを示します。アルテラは、シグナル・インテグリティとタイミング・マージンを最適化するために、また不要な放出、反射、クロストークを最小限に抑えるために信号の終端を推奨しています。

この項で示すアイ・ダイアグラムのすべては、およそ標準のFR4 PCBでの4インチ・

トレースの720 psの伝播遅延と50のトレース用です。信号I/O規格はHSTL-15です。

ポイント・ツー・ポイント信号の場合、アルテラでは、終端されていないスタブを回避するために、レシーバの後の伝送ラインの末尾にフライバイ終端を配置することを推奨しています。ガイドラインでは、レシーバの100 psの伝播遅延以内にフライバイ終端を配置することです。

推奨されていなくても、レシーバの前に終端を配置することができますが、終端されていないスタブが残る場合があります。スタブの遅延は非常に重要であり、終端とレシーバ間のスタブが効果的に終端されない場合、終了とレシーバ間のスタブが効果的に終端されています。これにより、追加のリンギングや反射が発生されます。

スタブの遅延は50 ps未満でなければなりません。

この項で示されるアイ・ダイアグラムは最良の達成可能な場合を示し、製作公差に

よりPCB ビア、クロストーク、およびPCB構造における変化のような他の低下させ

る効果が考慮されていません。

1 正しい機能を確実にするためにデザインをシミュレートします。

FPGA から QDR II SRAM コンポーネントへの出力

次の出力信号は、FPGAからQDR II SRAMコンポーネントへの出力信号です。

■ ライト・データ

■ バイト・ライト・セレクト(BWSn)

■ アドレス

(7)

■ コントロール(WPSn および RPSn)

■ クロックの K/K#

アルテラは、V_TTへのシングル・エンド・フライ・バイ50並列終端付きのライト・

クロックのKおよびK#を終端することを推奨しています。しかし、シミュレーションで、クロック・ペアがよく一致し、差動ルーティングされる場合は、差動終端を考慮することができます。

HyperLynxシミュレーションのアイ・ダイアグラムは、終端オプションを使用してラ

イト・データとアドレス信号のシミュレーション例を示します。 QDR II SRAMのライト・データはダブル・データ・レートです。 QDR II SRAMアドレスは、ダブル・データレート（バースト長が2）、またはシングル・データ・レート（バースト長が4）

のいずれかです。

シミュレーションでは、ドライブ強度を下げるとアイ・ダイアグラムに有意差がないことを示します。すべてのアイ・ダイアグラムは、QDR II SRAMデバイスのレシーバピンで表示されます。

図 7‒4には、キャリブレートされた50 OCTの出力ドライバを備えた Stratix IV

Class I HSTL-15を使用してフライバイ終端された信号を示します。

図 7‒4. V_TTにフライバイ 50 並列終端付きの 400 MHz でのライト・データ・シミュレーション

(8)

図 7‒5に、キャリブレートされた50 OCTの出力ドライバを備えたStratix IV Class I

HSTL-15を使用して終端されていない信号を示します。この非終端ソリューションは

推奨されません。

図 7‒5. 遠端終端なしの 400 MHz でのライト・データ・シミュレーション

(9)

図 7‒6にキャリブレートされた50 OCTの出力ドライバでのArria II GXClass I HSTL-15 を使用して250 MHzの低い周波数で終端されていない信号を示します。この終端されていないソリューション、一部のシステムではすまずのですが、図 7‒4で終端信号の優れた品質と比較することができるように表示されます。

図 7‒6. 遠端終端なしの 250 MHz でのライト・データ・シミュレーション

(10)

図 7‒7は、ポイント・ツー・ポイント接続との175 MHzの周波数で終端されていない信号を示します。 Stratix IVデバイスを使用して、QDR II SRAMインタフェースは350 MHzの最大サポート周波数があります。 4つのインタフェースのバースト長のQDR II SRAMの場合、アドレス信号は175 MHzで効果的に単一のデート・レートです。この非終端ソリューションが推奨されていませんが、これを考慮に入れる必要があります。FPGAの出力ドライバは、キャリブレートされた50 OCT付きのClass I HSTL-15 です。

図 7‒7. 遠端終端なしの 175 MHz での 4 の QDR II SRAM のバースト長のアドレス・シミュレーション

(11)

図 7‒8には幅拡張モードで2つのコンポーネントで使用される一般的なトポロジーを

示します。アルテラは、スタブTL20とTL22を一致することを推奨しますが、許容可能なシグナル・インテグリティを達成するために許可される小さな違いが受入可能です。

図 7‒9と図 7‒10のアイ・ダイアグラムは、図 7‒8に示すトポロジーを使用します。

図 7‒11のアイ・ダイアグラムは、図 7‒8に示すトR9とTL21のV_TT終端なしのトポロジーを使用します。

図 7‒8. 幅拡張モード・トポロジーで QDR II SRAM バースト長が 2 の場合のアドレス

Stratix IV Device

CY7C1263v18_16A

50.0 ohms 720.0 ps

50.0 ohms 95.0 ps 50.0 ohms 105.0 ps

50 ohms 100 ps

50 ohms Vt1 0.75 V

U24.1 TL19

R9 U25.1

TL20

TL21

U26.1 TL22

V

(12)

図 7‒9に、Stratix IV Class I HSTL-15 12 mAのドライバとV_TTへのフライ・バイ50の並列終端を使用して、QDR II SRAMのバースト長2の幅拡張のため、V_TTへ平行に 50の並列終端付きの400 MHzの周波数でのアドレス信号を示します。

図 7‒10には、50のキャリブレーション・ドライバとフライ・バイ50でStratix IV のClass I HSTL-15を使用してQDR II SRAMのバースト長2の幅拡張のVTTへ平行に

50の終端で400 MHzの周波数でのアドレス信号を示します。VTTへ終端を並列。

波形のアイが大幅に最大（12mA）ドライブ強度の場合に比べて改善されます。

図 7‒9. Stratix IV デバイス Class I HSTL-15 12 mA のドライバと V_TTにフライ・バイ 50の並列終端を使用す るアドレス・シミュレーション

(13)

図 7‒10に、QDR II SRAMのバースト長2の幅拡張のV_TTに50の並列終端の400MHz の周波数でアドレス信号を示します(V_TTへの50キャリブレーション・ドライバおよびフライ・バイ50並列終端とのStratix IV Class I HSTL-15を使用する)。

図 7‒10. Stratix IV デバイス Class I HSTL-15 50キャリブレーション・ドライバと V_TTにフライ・バイ 50 並列終端を使用するアドレス・シミュレーション

(14)

図 7‒11は、50のキャリブレーション・ドライバ付きのStratix IV Class I HSTL-15を

使用するQDR II SRAMのバースト長2の幅拡張の400 MHzの周波数で終端されてい

ないアドレス信号を示します。この終端のないアドレスは、小さなアイがあり、推奨されていません。

QDR II SRAM コンポーネントから FPGA への入力

QDR II SRAMコンポーネントは、次の入力信号をFPGAにドライブします。

■ リード・データ

■ エコー・クロックの CQ/CQ#

ポイント・ツー・ポイント信号は、可能な場合でFPGAの並列OCTを使用することを推奨します。並列OCT（Arria II GX）をサポートしないデバイスの場合、および×36 エミュレートされたコンフィギュレーションCQ/CQ#終端の場合、アルテラは、V_TT にフライ・バイ50並列終端を使用することを推奨します。推奨されませんが、代替オプションとして50 psの伝播遅延のショート・スタブ以下の並列終端を使用することができます。入力のエコー・クロック、CQおよびCQ#は差動終端を使用することはできません。

アイ・ダイアグラムは、FPGAレシーバ・ピンで示されます。また、QDR II SRAM出力ドライバは50のZQキャリブレーションを使用するClass I HSTL-15です。QDR II SRAMの読み出しデータは、ダブル・データ・レートです。

図 7‒11. Stratix IV Class I HSTL-15 50キャリブレーション・ドライバおよび終端なしを使用するアドレス・

シミュレーション

(15)

図 7‒12には、Stratix IVデバイスとの並列OCTキャリブレーション50を使用するフライ・バイ終端信号の理想的なケースを示します。

図 7‒12. 50並列 OCT 終端付きの 400 MHz でのリード・データのシミュレーション

(16)

図 7‒13には、Arria II GXデバイスを使用する250MHzでの低い周波数で外部のディスクリート・コンポーネントのフライ・バイ終端信号を示します。

図 7‒13. フライ・バイ 50の並列終端の 250 MHz でのリード・データのシミュレーション

(17)

図 7‒14に、Arria II GXデバイスを使用して250 MHzの低い周波数で終端されていない信号を示します。この終端ソリューションが推奨されていませんが、図 7‒13で終端信号の優れた品質と比較することができるように表示されます。

図 7‒14. 無遠端終端との 250 MHz でのリード・データのシミュレーション

(18)

終端方法

表 7‒2および表 7‒3は、ライト・データ（D）、バイト・ライト・セレクト（BWS）、

リード・データ（Q）、クロック（K, K#, CQ, および CQ#）、およびアドレスおよびコマンド（WPSとRPS）を含む主要なQDR II SRAMメモリ・インタフェース信号用の推奨される終端手法をリストします。

表 7‒2. Arria II GX デバイスの推奨される終端 信号の種類 HSTL 15/18 S 規格

(1), (2)

FPGA エンド・

ディスクリート終 端

メモリ・エンド終 端

K/K#クロック Class I R50 CAL — 50Parallel to VTT

ライト・データ Class I R50 CAL — 50Parallel to V_TT

BWS Class I R50 CAL — 50Parallel to V_TT

アドレス (3), (4) Class I Max Current — 50Parallel to VTT

WPS, RPS (3), (4) Class I Max Current — 50Parallel to V_TT

CQ/CQ# Class I 50 Parallel to V_TT ZQ50

CQ/CQ#

エミュレートされた

×36 (5)

Class I 50 Parallel to VTT ZQ50 リード・データ(Q) Class I 50 Parallel to V_TT ZQ50

QVLD (6) — — ZQ50

表 7‒2の注 :

(1) Rは、効果的なシリーズの出力インピーダンスです。

(2) CALはキャリブレーションされるOCTです。

(3) 幅の拡張設定については、アドレスとコントロール信号は、2つのデバイスにルーティングされます。推奨終端は、バランスされたTまたはYルーティング・トポロジーのトレースの分割でV_TTに 50 に平行です。アドレス信号がダブル・データ・レート、また400 MHzのバースト長が2コンフィギュレーションである場合、最小限のスタブ遅延や最適なシグナル・インテグリティを達成す

るために2つのQDR II SRAMコンポーネントのクラム・シェルの配置を使用することが推奨されま

す。クラム・シェルの配置は、PCBの反対側に配置されることにり、2つのデバイスがお互いがオーバーレイの場合です。

(4) この出力のUniPHYのデフォルトIP設定はMax Currentです。キャリブレーション出力付きのClass I 50の出力は、単一のロードのトポロジーで通常、最適です。

(5) ×36のエミュレートされたモードでは、CQ/CQ#信号の推奨終端は、トレースの分割でのV_TT への

50並列終端です（図 7‒15を参照してください）。×36 DQ / DQSグループがFPGAでサポートされていないとき、アルテラは、この終端を使用することを推奨します。

(6) QVLDは、UniPHY実装とのQDR IIやQDR II+ SRAMで使用されません。

表 7‒3. Arria V、Stratix III、Stratix IV、および Stratix V デバイスの推奨終端 ( その１ ) 信号の種類 HSTL 15/18 規格

(1), (2), (3)

K/K#クロック Class I R50 CAL — V_TTへの50パラ

レルライト・データ Class I R50 CAL — V_TTへの50パラ

レル

BWS Class I R50 CAL — V_TTへの50パラ

レル

(19)

1 アルテラは、優れたシグナル・インテグリティを確保するため、システムの特定のデザインをシミュレートすることを推奨します。

アドレス (4), (5) Class I最大電流 — V_TTへの50パラレル

WPS, RPS (4), (5) Class I最大電流 — V_TTへの50パラ

レル

CQ/CQ# Class I P50 CAL — ZQ50

エミュレートされた

CQ/CQ# ×36 (6) — V_TTへの50パラ

レル ZQ50

リード・データ(Q) Class I P50 CAL — ZQ50

QVLD (7) Class I P50 CAL — ZQ50

表 7‒3の注 :

(1) Rは、効果的なシリーズの出力インピーダンスです。

(2) Pは効果的なパラレル入力インピーダンスです。

(3) CALはOCTキャリブレーションされるOCTです。

(4) 幅の拡張設定については、アドレスとコントロール信号は、2つのデバイスにルーティングされます。推奨終端は、バランスされたTまたはYルーティング・トポロジーのトレースの分割でV_TTに 50 に平行です。アドレス信号がダブル・データ・レート、また400 MHzのバースト長が2コンフィギュレーションである場合、最小限のスタブ遅延や最適なシグナル・インテグリティを達成す

るために2つのQDR II SRAMコンポーネントのクラム・シェルの配置を使用することが推奨されま

す。クラム・シェルの配置は、PCBの反対側に配置されることにり、2つのデバイスがお互いがオーバーレイの場合です。

(5) Tこの出力のUniPHYのデフォルトIP設定はMax Currentです。キャリブレーション出力付きの

Class I 50の出力は、単一のロードのトポロジーで通常、最適です

(6) ×36のエミュレートされたモードでは、CQ/CQ#信号の推奨終端は、トレースの分割でのV_TT への

50並列終端です（図 7‒15を参照してください）。×36 DQ / DQSグループがFPGAでサポートされていないとき、アルテラは、この終端を使用することを推奨します。

(7) QVLDは、UniPHY実装とのQDR IIやQDR II+ SRAMで使用されません。

表 7‒3. Arria V、Stratix III、Stratix IV、および Stratix V デバイスの推奨終端 ( その２ ) 信号の種類 HSTL 15/18 規格

(1), (2), (3)

(20)

FPGA内の2つの×18 DQSグループのエミュレートされるモードを使用する×36 QDR II SRAMインタフェースでは、FPGAでの2つのCQ/CQ#の接続およびQDR II SRAMデバイスからのシングルCQ/CQ#出力があります。図 7‒15に示すように、アルテラは、分岐でFPGAに接近するトレース分割を備えたバランスされたTトポロジーおよび並列終端を使用することを推奨します。

f ×36エミュレートされたモードについて詳しくは、「 Planning Pin and Resource」の章の

「Exceptions for ×36 Emulated QDR II and QDR II+ SRAM Interfaces in Arria II GX, Stratix III, and Stratix IV Devices」のセクションを参照してください。

PCB レイアウトのガイドライン

表 7‒4は、QDR IIおよびQDR II SRAMの一般的なルーティング・レイアウトのガイドラインを示します。

1 次のレイアウト・ガイドラインはいくつかの+/-の長さに基づいた規則が含まれています。PCB実装の実際の遅延特性をシミュレートすることができない場合、これらの長さに基づいたガイドラインは、最初のオーダーのタイミング近似のために使用されます。彼らは、クロストークの任意のマージンが含まれていません。

図 7‒15. エミュレートされた ×36 モード CQ / CQN 終端トポロジー

図 7‒15の注 :

(1) 信号に見られた反射および並列インピーダンス不連続を最小化するためには、FPGAデバイスに接近のトレース分割を配置します。FPGA入力が集中ロードとして表示されるように、TL2を短くしておいてください。

FPGA ^TL2

TL1

CQ CQ

CQ CQn

CQn

CQ TL2

TL2

TL2 (1)

(1) VTT

VTT

QDRII Memory

(21)

1 アルテラは、特定の実装をシミュレートしたときに正確なタイムベース・スキュー番号を取得することを推奨します。

表 7‒4. QDR II および QDR II+ SRAM レイアウトのガイドライン ( その１ )

パラメータ ガイドライン

インピーダンス

■ すべての信号プレーンは、50でなければなりません（シングル・エンドは

±10%）。

■ すべての信号プレーンは100でなければなりません（差動は±10%）。

■ 使用しないビア・パッドは不要なキャパシタンスを発生させるので取り外します。

デカップリング・パラメータ

■ インダクタンスを最小限に抑えるために、0402サイズの0.1 Fを使用してください。

■ V_TT電圧デカップリングは、プルアップ抵抗の近くに配置します。

■ V_TTとグランドの間にデカップリング・キャップを接続します。

■ 他のすべてのV_TTピンの0.1 µFのキャップを使用します。

■ Altera Power Distribution Network (PDN) Design toolを使用して容量性デカップリングを確認します。

電源

■ GNDおよび1.5 V/1.8 Vをプレーンとして配線します。

■ シングル・スプリット・プレーンのメモリには、20ミル（0.020インチまたは

0.508ミリ）以上の間隔を空けてVCCIOを配線します。

■ VTTをアイランドとして配線するか、250ミル（6.35ミリ）の電源トレースを配線します。

■ オシレータとPLL電源をアイランドとして配線するか、100ミル（2.54ミリ）の電源トレースを配線します。

汎用配線

■ すべての指定した遅延マッチングの要件は、PCBトレース遅延は、異なるレイヤの伝播、速度変動、クロストークが含まれています。 PCBレイヤの伝播の変動を最小限に抑えるために、同じネットグループからの信号が常に同じレイヤ上でルーティングすることを推奨します。同じネットグループの信号は同じインピーダンス特性で異なるレイヤ上でルーティングする必要があると、把握実際の伝播の遅延差に最悪の場合のPCBトレースの許容範囲をシミュレートする必要があります。典型的な次のトレース遅延変動は15 ps/inchインチのオーダーです。

■ 45°の角度で配線してください。90°で配線しないでください。

■ 45°の角度を（90°の角ではなく）を使用します。

■ クリティカル・ネットやクロックにはT-Junctionsを回避してください。

■ 150 ps以上（約500ミル、12.7ミリ）のT-Junctionsを回避してください。

■ スプリット・プレーンを横切るように配線しないでください。

■ システム・リセット信号の近くに他の信号のルーティングを制限します。

■ メモリ信号は、PCIまたはシステム・クロックに0.025インチ（0.635ミリ）以上近づけて配線しないでください。

(22)

表 7‒4に示すレイアウトのガイドラインを使用して、次のレイアウトのアプローチを推奨します。

1. K/K#クロックを配線して、出力信号のグループにターゲット・トレースの伝播遅延として設定します。

クロック配線

■ 外層ランレングスと内層のルートクロックは150 ps以下に（約500ミル、12.7ミリ）配線してください。

■ これらの信号は、他のネットから10ミル（0.254ミリ）の間隔を維持する必要があります。

■ クロックは±5 psまたは約±25ミル（0.635ミリ）のクロック・ペア間のレングス・

マッチングを維持する必要があります。

■ 相補クロックは±2 psまたは約±10ミル（0.254ミリ）のPとNの信号間のレングス・

マッチングを維持する必要があります。

■ K, K#クロックのために50 ps未満(約250ミル、6.35ミリ)にQDR II SRAMコンポーネント上のピンからスタブ終端抵抗(VTT)までの距離を維持してください。

■ K, K#クロックのために100ピコ未満(約500ミル、12.7ミリ)にQDR II SRAMコンポーネント上のピンからフライバイ終端抵抗(VTT)までの距離を維持してください。

■ エコー・クロックのCQ, CQ#のために50 ps未満(約250ミル、6.35ミリ)にQDR　II SRAMコンポーネント上のピンからスタブ終端抵抗(VTT)までの距離を維持してください（外部のディスクリート終端を要求する場合）。

■ エコー・クロックのCQ, CQ#のために100 ps未満(約500ミル、12.7ミリ)にQDR　II SRAMコンポーネント上のピンからフライバイ終端抵抗(VTT)までの距離を維持してください（外部のディスクリート終端を要求する場合）。

外部メモリの配線ルール

■ ライト・データ、バイト・ライト・セレクト、またアドレス/コマンド信号グループのために50ps未満(約250ミル、6.35ミリ)にQDR　II SRAMコンポーネント上のピンからスタブ終端抵抗(V_TT)までの距離を維持してください。

■ ライト・データ、バイト・ライト・セレクト、またアドレス/コマンド信号グループのために100ps未満(約500ミル、12.7ミリ)にQDR　II SRAMコンポーネント上のピンからフライバイ終端抵抗(V_TT)までの距離を維持してください。

■ リード・データ信号グループのために50 ps未満(約250ミル、6.35ミリ)にQDR　II SRAMコンポーネント上のピンからスタブ終端抵抗(V_TT)までの距離を維持してください。

■ リード・データ信号グループのために100ps未満(約500ミル、12.7ミリ)にQDR　II SRAMコンポーネント上のピンからフライバイ終端抵抗(V_TT)までの距離を維持してください。

■ QDR II SRAMのデータ/アドレス/コマンド・グループのための並列度のルールは

次のとおりです。

■ ???????0.1 ?????????4 ???????????????1×???

■ ???????0.5 ?????????5 ???????????????1×???

■ ???????0.5?1.0 ?????????5 ???????????????2×???

■ ???????1.0?6.0 ?????????5 ???????????????2×???

最大トレース・レングス

■ 6インチのQDR II SRAMコンポーネントへのFPGAからすべての信号の最大トレー

ス・レングスを保持します。

表 7‒4. QDR II および QDR II+ SRAM レイアウトのガイドライン ( その２ )

パラメータ ガイドライン

(23)

2. K/K#クロックと同じレイヤ上でライト・データ出力信号のグループ（write data, byte write select）を配線します（±10 psのK/K#トレースのスキュー以内）。

3. K/K#クロックと同じレイヤ上にアドレス/コントロール出力信号グループ

（address, RPS, WPS）を配線します（±20 psのK/K#トレースのスキュー以内）。

4. CQ/CQ#を配線して、入力信号のグループにターゲット・トレースの伝播遅延と

してクロックを設定します。

5. CQ/CQ#クロックと同じレイヤ上でリード・データ出力の信号グループ（read

data)を配線します（±10 pssのCQ/CQ#トレースのスキュー以内）。

6. 出力と入力グループは同一の伝播遅延を持つ必要はありませんが、それぞれのグループ内の密接に一致したすべての信号があることが必要です。

表 7‒5と表 7‒6には、信号のグループの間にゼロ・スキューが存在するという前提で

QDR IIおよびQDR II+インタフェースの典型的なマージンを示します。

他のデバイスおよびスピード・グレードは通常、表 7‒5と表 7‒6に示すより高いマージンがあります。

表 7‒5. バースト・レングス 2 の QDR II SRAM インタフェースの標準的な最悪のケースのマージン デバイス スピード・

グレード 周波数 (MHz) 標準マージンのアドレ ス / コマンド (ps)

標準マージン のライト・

データ (ps)

標準のマージ ンのリード・

データ (ps)

Arria II GX I5 250 ± 240 ± 80 ± 170

Arria II GX

×36エミュレートされた Arria II GX

I5 200 ± 480 ± 340 ± 460

Stratix IV — 350 — — —

×36エミュレートされ

た Stratix IV

C2 300 ± 320 ± 170 ± 340

表 7‒6. バースト・レングス 4 の QDR II+ SRAM インタフェースの標準的な最悪のケースのマージン デバイス スピード・

グレード 周波数 (MHz) 標準マージンのアドレ ス / コマンド (ps) (1)

標準マージン のライト・

データ (ps)

標準のマージ ンのリード・

データ (ps)

Arria II GX I5 250 ± 810 ± 150 ± 130

×36エミュレートされた Arria II GX

I5 200 ± 1260 ± 410 ± 420

Stratix IV C2 400 ± 550 ± 10 ± 80

×36エミュレートされた　 Stratix IV

C2 300 ± 860 ± 180 ± 300

表 7‒6の注 :

(1) 彼らがシングル・データ・レートであるため、4デザインのQDR II + SRAMのバースト・レングスは、アドレス信号に大きなマージンがあります。

(24)

1 アルテラは、完全に実装されるUniPHYインタフェース付きのQDR IIやQDR II + SRAMコントローラを使用してプロジェクトを作成し、デザインの実際のマージンを決定するためにインタフェースのタイミング・マージンを観察することを推奨します。

この章の推奨事項はシミュレーションに基づきますが、任意のボード・デザインに最適な終端方法、ドライブ強度設定、およびロードのスタイルを決定する際には、

同じ一般的な原理を適用することができます。さらに、まだデザインのシグナル・

インテグリティの品質を決定するために、この知識で武装しても、IBISまたは

HSPICEモデルのいずれかを使用して、シミュレーションを実行することが重要で

す。

改訂履歴

表 7‒7に、本資料を改訂履歴を示します。

表 7‒7. 改訂履歴

日付バー

ジョン 変更内容

2011年11月 4.0 Arria V情報を追加。

2011年6月 3.0 Stratix V情報を追加。

2010年12月 2.0 メンテナンスのアップデート。

2010年7月 1.0 初版。

(25)