三次元集積化技術とヘテロインテグレーション
小柳
光正
†a)福島
誉史
†李
康旭
†田中
徹
††3D Integration Technology and Heterogeneous Integration
Mitsumasa KOYANAGI
†a), Takafumi FUKUSHIMA
†, Kangwook LEE
†,
and Tetsu TANAKA
††あらまし これまで，LSI は，半導体素子の微細化により，著しい速度で高性能化，大容量化が達成されてき
た．しかし，消費電力の増大や特性ばらつきの増加などにより微細化が次第に難しくなってきている．これらの
問題を解決するためには，素子の微細化だけでなく，LSI に実装技術や MEMS 技術，フォトニクス技術などの
異種技術を融合して，システム全体で高性能化，高機能化を図る新しい集積化技術が必要となる．したがって，
今後のLSI 開発は，素子の微細化を更に進める More Moore 技術と，異種技術を融合する More than Moore
技術を車の両輪のようにうまく協調，共存させながら進めていくことが重要になる．本論文では，More than Moore 技術を代表する技術の一つである三次元集積化技術とヘテロインテグレーション技術について，現状の課 題と将来の可能性について言及する． キーワード 三次元LSI，シリコン貫通配線（TSV），マイクロバンプ，セルフアセンブリー，ヘテロインテ グレーション
1.
ま え が き
これまで，
LSI
は，微細加工技術の進歩に伴う半導体
素子の微細化により，著しい速度で高性能化，大容量
化が達成されてきた．しかし，微細加工技術が
10 nm
の壁に近づくにつれて，素子の微細化に伴う様々な問
題が指摘されるようになっている．チップ当りのトラ
ンジスタ数や総配線長の増加により，消費電力は著し
く増加する．消費電力の増加は，微細化に伴うトラン
ジスタのオフ電流の増加により更に深刻となる．ま
た，露光装置に代表されるように，素子の微細化に伴
う製造装置の高価格化で，設備投資が巨大化するとい
う経済的な要因も加わって，素子の微細化はこれまで
のようには進まなくなると危惧されている．このよう
な状況を打破するためには，素子の微細化だけでなく，
LSI
に実装技術や
MEMS
技術，フォトニクス技術な
†東北大学未来科学技術共同研究センター，仙台市New Industry Creation Hatchery Center, Tohoku University, 6–6–10 Aza-Aoba, Aramaki, Aoba-ku, Sendai-shi, 980–8579 Japan
†東北大学大学院医工学研究科，仙台市
Graduate School of Biomedical Engineering, Tohoku Uni-versity, 6–6–01 Aza-Aoba, Aramaki, Aoba-ku, Sendai-shi, 980–8579 Japan
a) E-mail: [email protected]
どの異種技術を融合した新しい集積化技術が必要とな
る．そのため，今後の
LSI
開発では，素子の微細化を
更に進める
More Moore
技術と，異種技術を融合する
More than Moore
技術を車の両輪のようにうまく協
調，共存させながら進めていくことが重要になると考
えられる．
More than Moore
技術を代表する技術の一つが三
次元集積化技術である．これまで我々は，世界に先駆
けて，シリコン貫通配線
(TSV
：
Through Si Via)
を
用いたウェーハ張り合わせ方式の三次元集積化技術を
開発してきた
[1]
∼
[11]
．しかし，ウェーハ張り合わせ
方式の三次元集積化技術には，積層数を増やすと歩留
りが急激に低下するという大きな問題がある．
Known
Good Die (KGD)
の積層ができないためである．チッ
プどうしの張り合わせによる三次元集積化では，
KGD
の積層が可能であるが，多数のチップを一括積層でき
ないため，生産性が著しく低くなる．これらの問題を
解決するために，我々は，
KGD
から構成した自己組
織化ウェーハの張り合わせという新しい三次元集積化
技術を開発した．我々はこの技術を，スーパチップイ
ンテグレーションと呼んでいる
[12]
∼
[15]
．
本論文では，三次元集積化技術の現状と，スーパチッ
プインテグレーション技術及びヘテロインテグレー
ション技術の可能性について論じる．
2.
三次元
LSI
と並列化
LSI
チップを三次元積層化することの利点は，図
1
に示すように，チップサイズを小さくできることと，
長距離配線を減らすことができるということにある．
チップサイズを小さくできれば，チップの製造歩留り
が上がるだけでなく，チップを搭載するシステムを小
型化できるので，システムのコスト低減も可能となる．
また，
LSI
チップの性能低下と消費電力の増大をもた
らす長距離配線を減らすことができれば，高性能で低
電力の
LSI
を実現できる．このような三次元
LSI
の
利点は図
2
からも明らかである．図
2
に示すように，
多数の短い配線で接続された三次元
LSI
を二次元
LSI
で実現しようとすると，チップサイズが大きくなるだ
けでなく，長距離配線の数が飛躍的に増大する．この
ように，三次元
LSI
は，本質的に，多数の短い配線で
接続する回路やシステムの構築に向いている．
しかし，
TSV
を用いた三次元
LSI
では，三次元積
層化して層間を配線長の短い
TSV
で接続できるよう
になったからといって，直ちに，高性能化，低電力化
がはかれるわけではない．
TSV
のもつ容量や抵抗が
高性能化，低電力化に大きな影響を与えるからである．
信号線として
TSV
を用いる場合には
TSV
のもつ容量
図 1 三次元 LSI の利点 Fig. 1 Advantages of 3D LSI.図 2 三次元 LSI と二次元 LSI の配線の対応関係 Fig. 2 Mapping of 3D LSI interconnects into 2D LSI
interconnects.
が，電源線，グランド線として
TSV
を用いる場合に
は
TSV
の抵抗が大きな問題となる．図
3
に，
TSV
の
負荷容量及び
TSV
を有する
NAND
ゲートの遅延時
間の
TSV
直径依存性の計算結果を示す．図では，パ
ラメータとして
TSV
内部の絶縁膜の膜厚を変化させ
ている．図の結果から，
TSV
による信号遅延を小さ
くするためには，
TSV
の直径を小さくするとともに
TSV
内の絶縁膜を厚くすることが重要であることが
分かる．
TSV
を信号線に用いる場合には
TSV
抵抗は
それほど大きな問題ではないが，
TSV
を電源線，グ
ランド線として用いる場合には
TSV
の抵抗が問題と
なってくる．そのため，
TSV
の導体として抵抗の低い
銅
(Cu)
を用いるとともに，
TSV
を複数並列接続して
抵抗を下げる必要がある．
以上のように，高性能で，低電力の三次元
LSI
を実
現するためには，微細な径を有する
TSV
の開発が必
須となる．そこで，図
4
に示す
4
通りの方法で微細
TSV
を形成する方法について検討した．最初に検討
した方法は
Via First
と呼ばれる方式で，この方式で
はトランジスタ作製前に
TSV
を形成する．そのため，
図 3 TSV容量及びゲート遅延時間の TSV 直径依存性 形成工程Fig. 3 Dependences of TSV capacitance and gate de-lay on TSV diameter.
図 4 TSV形成工程 Fig. 4 TSV fabrication processes.
図 5 Via First方式の TSV（多結晶 Si）の断面構造 Fig. 5 SEM cross-sectional view of poly-Si TSV
fab-ricated by a Via-First process.
図 6 Via Middle方式の TSV (W, Cu) と Back Via 方 式の TSV (Cu) の断面構造
Fig. 6 Cross-sectional views of W and Cu TSVs fab-ricated by a Via-Middle process and Cu TSV fabricated by a Via-Last/Back-Via process.
TSV
内の絶縁膜と導電性材料として，被覆性の良い
熱酸化膜と多結晶シリコンを使えるので，図
5
に示す
ように，微細
TSV
形成に適している．図から分かる
ように，直径
2.5
µm
，深さ（長さ）
55
µm
の多結晶
シリコン
TSV
が良好に形成されている．しかし，多
結晶シリコン
TSV
では，径が
1
µm
以下にまで小さ
くなってくると信号線に用いたとしても
TSV
の抵抗
が問題になってくる．そのため，低抵抗の
TSV
を作
製するためには
TSV
形成用導電性材料として金属を
用いる必要がある．図
6
に，
Via Middle
，
Via Last
方式で形成した微細
TSV
の
SEM
断面観察写真を示
す．導電性材料として
W
と
Cu
の
2
種類の金属から
成る
TSV
の断面形状を示している．
TSV
直径及び
TSV
長は，
W-TSV
に対して，それぞれ，
0.7
µm
及び
18
µm
，
Cu-TSV
に対して，
3
µm
及び
30
µm
である．
Via Middle
方式では，トランジスタ作製後に
TSV
を
形成するので，
TSV
を比較的高いプロセス温度
(
∼
800
◦C)
で作製することが可能である．そのため，
TSV
用の絶縁膜形成に被覆性の良い高温
CVD (Chemical
図 7 ウェーハ張り合わせ方式 Fig. 7 Wafer bonding methods.Vapor Deposition)
法を用いることができ，低容量で
微細な
TSV
を形成するのに有利である．
Via Middle
方式では，
TSV
用導電性材料として，
W
のように耐
熱性の高い材料を使うこともできるが，
TSV
形成後は
プロセス温度が比較的低い
(350-450
◦C)
配線形成工程
となるので，
Cu
のように比較的耐熱性の低い材料を
使うこともできる．一方，
Via Last
方式では，配線形
成後に
TSV
作製を行うので，
TSV
作製のためのプロ
セス温度は低くなければならず（
300
◦C
以下），
TSV
用導電性材料としては，
Cu
のような低温で形成でき
る材料に限定される．また，
TSV
用絶縁膜の形成も
低温で行わなければならないため，プラズマ
CVD
法
のような低温形成法を採用せざるを得ない．しかし，
低温で形成したプラズマ酸化膜は被覆性が悪いため
に，低容量で微細な
TSV
の形成には適さない．その
ため，
Via Last
方式で微細な
TSV
を形成するために
は，新しい絶縁膜形成方法の開発が必須となる．なお，
Via Last
方式には，チップ表面から
TSV
を形成する
Front Via
方式と，チップ裏面から形成する
Back Via
方式があるが，図
6
には
Back Via
方式のみを示して
いる．
高性能で，低電力の三次元
LSI
を実現するために
は，
TSV
と並んで，金属マイクロバンプも重要であ
る．三次元
LSI
の層間を電気的に接続する垂直方向配
線は
TSV
と金属マイクロバンプで構成されるからで
ある．そのため，金属マイクロバンプも微細で低容量
の金属マイクロバンプが必要とされる．また，金属マ
イクロバンプの形成は，チップまたはウェーハの張り
合わせ方式とも関係してきて複雑である．三次元
LSI
作製のためには，上下のチップまたはウェーハを機械
的に接合するとともに，電気的に接続しなければなら
ない．チップまたはウェーハの機械的接合方法として
は，図
7
に示すような
3
通りの方法が考えられてい
る．金属膜
–
金属膜の直接接合，有機膜または接着剤
図 8 接着剤注入により張り合わせを行った金属マイクロ バンプ付ウェーハの SEM 断面観察写真
Fig. 8 SEM cross-sectional views of wafers with metal microbumps bonded by an adhesive in-jection method.
を使った接合，酸化膜
–
酸化膜の直接接合である
[16]
∼
[21]
．三次元
LSI
作製のためのチップまたはウェーハ
の張り合わせでは，このような機械的な接合と金属マ
イクロバンプどうしの電気的接合が同時に行われる．
我々は，金属マイクロバンプで上下のウェーハを仮接
着した後，金属マイクロバンプ間隙に真空中で接着剤
を注入して固化するハイブリッド接合方式を開発して
いる
[5]
．この方式により作製した微細金属マイクロ
バンプ・チェーンの
SEM
断面観察写真を図
8
に示す．
図には，
Cu-Sn
マイクロバンプ・チェーンと
In-Au
マ
イクロバンプ・チェーンの両方を示している．マイク
ロバンプピッチはそれぞれ
10
µm
と
5
µm
である．図
から，微細なマイクロバンプが良好に形成されている
ことが分かる．特に，
In-Au
のマイクロバンプに関し
ては，
2
µm × 2 µm
という微細な寸法をもつマイクロ
バンプが良好に形成されているだけでなく，バンプ間
の狭い間隙に接着剤がボイドなく注入されている様子
も分かる．
以上のように，
TSV
を用いた三次元
LSI
では，微
細
TSV
を用いることによって長距離配線を減らすこ
とができるので性能，消費電力ともに改善できる．し
かし，性能，消費電力を更に改善するためには，並列
処理の導入が重要となる．
TSV
を用いた三次元
LSI
では膨大な数の微細
TSV
を形成することが可能なの
で（チップあたり
100
万本以上）
，これらの
TSV
を用
いて同時に転送するデータの量を増やせれば，
LSI
の
性能を飛躍的に高めることができる．また，同時転送
のデータ数を増やすことができるので，低速でデータ
転送しても結果としての性能を上げることが可能であ
る．データ転送速度を下げることによって消費電力を
低減することができる．したがって，
TSV
を使って効
率良く並列処理を導入できれば，
LSI
の性能を向上さ
せながら低電力化が可能となる．これが，
TSV
を使っ
図 9 これまで試作した三次元 LSI テストチップの構成 Fig. 9 Structures of 3D LSI test chips fabricated.図 10 三次元積層型マイクロプロセッサの SEM 断面観 察写真
Fig. 10 SEM cross-sectional view of fabricated 3D microprocessor test chip.
図 11 三次元積層型共有メモリの SEM 断面観察写真 Fig. 11 SEM cross-sectional view of fabricated 3D
shared memory test chip.
た三次元
LSI
の魅力的な点である．低電力で高性能の
三次元
LSI
を実現するためには，同時転送するデータ
量が多くなるようなアーキテクチャの採用と，それに
対応した
TSV
配置が可能な設計手法の導入が重要と
なる．
TSV
を使った並列処理動作を確認するために，図
9
に示すような並列処理機能をもった三次元
LSI
テス
トチップを試作した．図
10
，図
11
に，試作した三次
元積層型マイクロプロセッサ・テストチップ（
3
層積
層）と三次元積層型メモリ・テストチップ（
10
層積層）
の
SEM
断面観察写真を示す．これらのテストチップ
は，多結晶シリコン
TSV
（直径：
2
µm
）と
In-Au
マ
イクロバンプ（寸法：
5
µm × 5 µm
）を用いて作製し
ている．これらのテストチップを用いて，
TSV
を介
した並列動作の確認に成功している．なお，並列画像
処理機能をもった三次元積層型イメージセンサと，メ
モリとマルチコアプロセッサを積層した三次元積層型
プロセッサに関しては，機能，性能，規模を更に拡大
させて新たなチップを開発中である．
TSV
としては，
Back Via
方式の
Cu-TSV
を想定している．システム
の基本構成を図
12
，図
13
に示す．図
12
に示す三次
元積層型イメージセンサでは，イメージセンサ回路と
アナログ処理回路，並列
A–D
変換回路が積層されて
おり，高速の並列画像処理が可能である．また，図
13
に示す三次元積層型プロセッサでは，メモリ層とマル
チコア・プロセッサ層の間に，ネットワーク層，自己
診断・修復層とそれを制御するためのスーパバイザプ
ロセッサ
(SVP)
が搭載されており，
LSI
全体のディぺ
ンダビリティを向上させるように構成されている．
図 12 高速並列画像処理機能を有する三次元積層型イメー ジセンサの構成Fig. 12 Conceptual structure of 3D image sensor chip with high-performance parallel image pro-cessing capability.
図 13 三次元積層型ディペンダブル画像処理プロセッサ の構成
Fig. 13 Conceptual structure of dependable 3D multi-core processor.
3.
三次元化と高機能・多機能化
チップサイズを小さくできること，長距離配線を減
らすことができること以外に，チップやデバイスを積
層できることも三次元
LSI
の大きな利点である．積
層することによって，シリコンチップに異なった材料
やデバイスを導入することが可能となる．従来の平面
的な
LSI
では，同一チップ内に，異なったプロセスや
異なった材料を用いて作製される回路やデバイスを混
載させることはできなかった．しかし，三次元
LSI
で
は，図
14
に示すように，シリコン上に，異なった寸法
のチップや異なったプロセスで作製されたチップ，シ
リコン以外の材料からなるチップなどを混載させるこ
とができる．図
14
に示す三次元
LSI
では，マイクロ
プロセッサやメモリ，アナログ
LSI
，
RF-IC
，パワー
IC
，センサチップ，
MEMS
チップなどの異種チップを
多層に積層し，層間を多数の微細
TSV
で接続してい
る．このような三次元
LSI
を我々はスーパチップと呼
んでいる．しかし，このような三次元
LSI
をチップご
とに張り合わせて作製していたのでは作製に多大の時
間を要し，コストが高くなって実用的ではない．そこ
で我々はこのような三次元
LSI
を，ウェーハレベルで
積層するのと同等のスループットで生産するための新
しい方法を開発した．この方法では，図
15
に示すよう
に，数百個から数千個の良品チップ
(KGD)
を，ウェー
ハレベルの積層と同じように一括張り合わせすること
によって三次元
LSI
を作製する．それぞれのチップは
異なったプロセスで作製された
LSI
ウェーハから切り
出してきてもよいし，化合物半導体からなる
IC
チッ
プであってもよい．また，このようなチップをシリコ
ンウェーハに一括張り合わせして，全て良品チップか
らなる再構成ウェーハを作製し，再構成ウェーハ同士
を張り合わせて三次元
LSI
を作製してもよい．このよ
図 14 スーパチップの構成図 15 自己組織化ウェーハ張り合わせによる KGD の一 括積層 (Self-Assembly)
Fig. 15 Simultaneous bonding of many known-good-dies (KGDs) by self-assembly.
図 16 液体の表面張力を利用したチップの一括張り合わ せ (Self-Assembly)
Fig. 16 Simultaneous bonding of many known-good-dies (KGDs) by making use of the surface tension of liquid (self-assembly).
うな方法を採用することによって，シリコンウェーハ
上に，異なった寸法のチップや異なったプロセスで作
製されたチップ，シリコン以外の材料からなるチップ
などを，ウェーハレベルの積層と同等のスループット
で積層することが可能となる．このようなスーパチッ
プインテグレーション技術実現の鍵となるのが，多数
のチップを一括積層するセルフアセンブリー技術であ
る．図
16
に示すように，我々は，液体の表面張力を
利用して多数のチップをシリコンウェーハに一括張り
合わせするセルフアセンブリー技術を開発した．この
技術では，チップ張り合わせを行うシリコンウェーハ
の表面に親水性領域と疎水性領域を形成し，親水性領
域に液体を滴下してその上に張り合わせるチップを配
置する．張り合わされるチップの裏面にも親水性領域
を形成しておく．このようにすると，チップは液体の
表面張力により，シリコンウェーハ上の張り合わせ領
域（親水性領域）に精度良く位置合わせされる．その
後，液体は数分で蒸発し，チップはシリコンウェーハ
図 17 異なったサイズのチップのセルフアセンブリー Fig. 17 Self-assembly of dies with different size.図 18 セルフアセンブリー装置を用いた 8 インチウェー ハ上での 500 チップ一括セルフアセンブリー Fig. 18 Simultaneous bonding of five hundreds of
known-good-dies (KGDs) onto an eight-inch Si wafer using a self-assembly machine for eight-inch wafer.
に堅固に接合される．チップとシリコンウェーハの接
合を促進するために，液体には薬液を微量添加してい
る．セルフアセンブリーによるチップ張り合わせ実験
を行った時の観察写真を図
17
に示す．位置合わせ時
間はチップサイズが大きくなると若干増加するが，
0.5
秒以下という短い時間で良好に位置合わせされてい
る様子が分かる．この位置合わせ時間は，位置合わせ
するチップの数が多くなっても変わらない．位置合わ
せ精度はチップサイズ，液体の量などによって変わる
が，条件の最適化を行うことによって位置合わせ精度
を約
0.5
µm
（平均値）にまで改善することができた．
図
18
は，我々が開発した
8
インチウェーハ用のセルフ
アセンブリー装置を用いて，
500
個のチップを同時一
括で張り合わせた時の写真である．
500
個のチップを
マルチチップ・ピックアッププレートにより一括真空
吸着し，
500
箇所の親水性領域に液体を一括滴下した
図 19 セルフアセンブリー技術を用いた寸法の異なる KGDの積層
Fig. 19 Stacking of dies with different size by self-assembly.
図 20 セルフアセンブリー技術を用いた LSI チップ上へ の MEMS チップの積層
Fig. 20 Stacking of MEMS chip onto LSI chip by self-assembly.
シリコンウェーハと粗い位置合わせを行った後，真空
を破ってウェーハ上に同時落下させた．落下した
500
個のチップは液体の表面張力により，シリコンウェー
ハの所定の領域に精度よく位置合わせされた．
500
個
のチップの位置合わせに要する全時間は
1
秒以下で
あった．
以上のような液体の表面張力を利用したセルフアセ
ンブリー技術を用いて，スーパチップを試作した．
図
19
は，異なる寸法のチップを積層し，層間を微細
な
TSV
，金属マイクロバンプで接続したスーパチップ
である
[13]
．チップサイズが違っていても，各チップ
は液体の表面張力により高精度に位置合わせされてい
ることが分かる．図
20
は，セルフアセンブリー技術
を用いてウェーハ上に接合した
LSI
チップにチップ乗
り越え配線を形成した後，再びセルフアセンブリー技
術を用いて
MEMS
圧力センサチップを張り合わせた
スーパチップの光学顕微鏡写真である
[14]
．
MEMS
と
LSI
という異種チップの積層が実現できている．図
21
は，光デバイス，光集積回路と電気回路を搭載したチッ
プを多層に積層したスーパチップの例である．多層に
積層したチップ間を電気的シリコン貫通配線
(TSV)
と，光学的シリコン貫通配線（光
TSV
）の両方を用
いて接続している
[22]
．光
TSV (TSPV: Through Si
図 21 セルフアセンブリー技術を用いた三次元光電子 LSI の作製Fig. 21 Fabrication of 3D optoelectronic LSI by self-assembly.
Photonic Via)
は，コア層をシリコン，クラッド層を
SiO
2膜または有機膜で形成している．電気
TSV
と光
TSV (TSPV)
は同一工程で作製される．図
21
には，
作製した光
TSV
を通して導波された光信号パターン
も示している．図から分かるように，光
TSV
がない
場合には光信号が横方向に拡散して，光信号間で干渉
が起こるが，光
TSV
を形成するとそれぞれの光信号
は光
TSV
内に閉じ込められて伝搬するため干渉が起
こらない．したがって，干渉やクロストークなしで，
光
TSV
を狭ピッチで配置することができる．このよ
うな光電子集積スーパチップでは，垂直方向の光
TSV
とチップ内の水平方向光導波路が高い精度で位置合わ
せされるように積層する必要があるため，セルフアセ
ンブリー技術による高精度位置合わせが必須となる．
以上のように，セルフアセンブリー技術を用いるこ
とによって，いろいろなチップやデバイスを積層した
スーパチップをシリコンウェーハ上に一括製造できる．
4.
三次元化とヘテロインテグレーション
前述のように，三次元化を導入すると，異なったチッ
プやデバイスを混載したスーパチップを実現できる．
我々はこのようなスーパチップとウェーハレベルの高
密度実装技術を組み合わせた新しいヘテロインテグ
レーション技術の開発も行っている．図
22
は，面発
光レーザやフォトダイオードなどの光デバイスと冷却
用のマイクロ流路を内蔵したシリコンインタポーザに
三次元
LSI
やスーパチップを搭載したヘテロインテグ
レーションシステムの例である
[23]
∼
[25]
．光デバイ
スと三次元
LSI
やスーパチップは，
TSV
により電気
図 22 ヘテロインテグレーション・システムの構成例 Fig. 22 An example of heterogeneous integration
sys-tems.
図 23 セ ル フ ア セ ン ブ リ ー 技 術 を 用 い て 試 作 し た MEMS—LSI一括搭載ヘテロインテグレーショ ン・システムモジュールの顕微鏡写真
Fig. 23 Photomicrograph of heterogeneously inte-grated system module fabricated by simulta-neous bonding of MEMS chips and LSI chips with self-assembly.
的に接続されている．また，三次元
LSI
やスーパチッ
プを搭載したシリコンインタポーザは更に，ポリマー
光導波路を内蔵した有機基板に実装されている．図
23
は，セルフアセンブリー技術を使って，
MEMS
チップ
を含む各種チップをシリコンインタポーザに実装した
ときの顕微鏡写真である．また，図
24
は，シリコンイ
ンタポーザに埋め込まれた面発光レーザチップとフォ
トダイオードチップの光学顕微鏡写真である．我々は，
これらの面発光レーザとフォトダイオードが
TSV
を
介して良好に駆動できることを確認している．また，
ポリマー光導波路を介して光信号が高速（
10 Gbit/s
以上）で伝搬できることも確認している．
以上のように，スーパチップとウェーハレベルの高
密度実装技術を組み合わせることによって，新しいヘ
テロインテグレーションシステムを実現することがで
きる．
図 24 シリコンインタポーザへ埋め込まれた VCSEL チッ プとフォトダイオードチップの顕微鏡写真 Fig. 24 Photomicrograph of VCSEL chip andphoto-diode chip buried into Si interposer.
5.
む す び
シリコン貫通配線
(TSV)
を用いた三次元
LSI
の特
徴を有効に活用するためには，三次元化による並列化，
高機能・多機能化に着目することが重要である．三次
元化によって
LSI
の機能を拡大するためには，異種
チップをウェーハレベルで一括搭載できるスーパチッ
プ技術が重要となる．セルフアセンブリー技術を基盤
としたスーパチップ技術とウェーハレベルの高密度実
装技術を融合することによって，新しいヘテロインテ
グレーションシステムの実現が可能となる．
謝辞 本論文で紹介した三次元積層型高性能イメー
ジセンサ，三次元積層型ディペンダブルプロセッサ，三
次元積層型光電子集積
LSI
に関する研究は，それぞ
れ，
NEDO
プロジェクト「立体構造新機能集積回路
（ドリームチップ）技術開発」
（委託先：
ASET
）
，
JST
戦略研究プロジェクト
(CREST)
「研究領域：ディペ
ンダブル
VLSI
システムの基盤技術」，科学研究費補
助金基盤研究（
S
）
「グラフォアセンブリーによる三次
元積層型光電子集積システム・オン・チップ」の中で
行われたものである．
文
献
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（平成 23 年 5 月 20 日受付）
