AK4458 Japanese Datasheet

(1)

1. 概要

AK4458 は新開発の歪低減技術により業界最高水準の低歪特性を実現した 32-bit 8ch Premium DAC です。最大 768kHz の PCM 入力と 11.2MHz の DSD 入力に対応しているため、ネットワークオーディオ、

USB-DAC、カーオーディオシステム等で普及の進むハイレゾリューション音源の再生に最適です。また、

新規搭載の OSR-Doubler 技術により広い信号帯域・低帯域外ノイズ特性と低消費電力を両立すると共に、 5 種類の 32-bit Digital Filter を内蔵しているため、様々なアプリケーションで柔軟かつ容易に音質作りが可能です。

アプリケーション：AVレシーバー、CD/SACD プレイヤー、ネットワークオーディオ、USB DAC、USB ヘッドフォン、Sound Plate/Bar、カーオーディオ、車載用別体アンプ、計測器、測定器、制御システム 2. 特長 (1) DR, S/N: 115dB (2) THD+N: -107dB (3) 256倍オーバサンプリング (4) サンプリングレート: 8kHz  768kHz (5) 32ビット8倍ディジタルフィルタ - Ripple: 0.0032dB, Attenuation: 80dB(シャープロールオフフィルタ設定時) - 5種類の高音質フィルタオプション ・シャープロールオフフィルタ ・スローロールオフフィルタ ・ショートディレイシャープロールオフフィルタ（GD=5.8/fs） ・ショートディレイスローロールオフフィルタ（GD=4.8/fs） ・スーパースローロールオフフィルタ (6) 強ジッタ耐力 (7) 低歪差動出力 (8) DSD入力対応 (9) Daisy Chain (10) 32, 44.1,48kHz対応ディジタルディエンファシス内蔵 (11) ソフトミュート

(12) ディジタルATT(255 levels and 0.5dB step) (13) オーディオI/Fフォーマット:

- 24/32 ビット前詰め - 16/20/24/32 ビット後詰め - I2S

115dB 768kHz 32-bit 8ch Premium DAC

(2)

(16) ディジタル入力レベル: CMOS (17) 電源電圧: - TVDD=1.7  3.6V AVDD=3.0  5.5V (18) 105℃対応(Tabを基板のグラウンドに接続した場合) (19) パッケージ: 48ピン QFN

(3)

3. 目次 1. 概要 ... 1 2. 特長 ... 1 3. 目次 ... 3 4. ブロック図と機能説明 ... 5 ■ ブロック図 ... 5 ■ 機能説明 ... 6 5. ピン配置と機能説明 ... 7 ■ オーダリングガイド ... 7 ■ ピン配置 ... 7 ■ 機能説明 ... 8 ■ 使用しないピンの処理について ... 9 6. 絶対最大定格 ... 10 7. 推奨動作条件 ... 10 8. 電気的特性 ... 11 ■ アナログ特性 ... 11 ■ シャープロールオフ・フィルタ特性 ... 13 ■ スローロールオフ・フィルタ特性 ... 14 ■ ショートディレイシャープロールオフフィルタ特性 ... 15 ■ ショートディレイスローロールオフフィルタ特性 ... 16 ■ DSDモード特性 ... 17 ■ DC特性 ... 17 ■ スイッチング特性 ... 18 ■ タイミング波形 ... 22 9. 動作説明 ... 26

■ D/A変換モード (PCM mode、DSD mode) ... 26

■ システムクロック ... 26

■ オーディオインタフェースフォーマット... 30

■ D/A変換モード(PCM mode、DSD mode)切り替えタイミング ... 43

■ Digital Filter（PCM mode） ... 44

■ ディエンファシスフィルタ（PCM mode） ... 44 ■ 出力ボリューム（PCM mode、DSD mode） ... 45 ■ 帯域外ノイズ除去フィルタ（PCM mode、DSD mode） ... 46 ■ ゼロ検出機能（PCM mode、DSD mode） ... 52 ■ LRチャネル出力信号選択機能（PCM mode、DSD mode） ... 52 ■ 音質調整機能 (PCM mode、DSD mode) ... 54 ■ DSD信号フルスケール (FS) 検出機能 ... 55 ■ ソフトミュート機能（PCM mode、DSD mode） ... 56 ■ エラー検出 ... 57

(4)

■ システム接続例 ... 78 11. パッケージ ... 82 ■ 外形寸法図 ... 82 ■ 材質 ... 82 ■ マーキング ... 83 12. 改訂履歴 ... 83 重要な注意事項 ... 84

(5)

4. ブロック図と機能説明

■

ブロック図 SDTI1/DSDR1 LRCK/DSDL1 BICK/DCLK PDN AVDD DVSS TVDD AOUTR1N VREFH1 VREFL1 AVSS AOUTL1P AOUTR1P PCM Data Interface De-empha sis DSD Data Interface 8X Interpolator SCF SCF AOUTR2N VREFH2 VREFL2 AOUTL2P AOUTL2N AOUTR2P Vref SDTI2/DSDL2 8X Interpolator SCF SCF Vref Bias AOUTR3N VREFH3 VREFL3 AOUTL3P AOUTL3N AOUTR3P 8X Interpolator SCF VREFH4 VREFL4 AOUTL4P AOUTL4N Vref 8X Interpolator SCF SCF Vref SDTI3/DSDR2/TDMO1 SDTI4/DSDL3/TDMO2 DSDR3 DSDL4 DSDR4 VDD18 LDO DZF/SMUTE CAD1/DCHAIN LDOE DATT Soft Mute

DSD Filter Soft Mute DATT

DATT Soft Mute

DSD Filter _{Soft Mute}DATT

DATT Soft Mute

 Modulator Noise Rejection Filter  Modulator Noise Rejection Filter  Modulator Noise Rejection Filter  Modulator Noise AOUTL1N

(6)

■

機能説明

ブロック機能

PCM Data Interface LRCK､BICK に同期して､SDTI より入力される 32bit データをシリアル／パラレル変換する｡

DSD Data Interface DCLK に同期して DSDL1-4、DSDR1-4 より入力される 1-bit データを取り込む｡ DATT、Soft Mute 入力されたデータに DATT、Soft Mute の処理を行う。

De-emphasis 入力されたデータに De-emphasis の処理を行う。

8x Interpolator 1fs レートで入力されたデータを 8fs レートにオーバーサンプリングするデジタル FIR フィルタ。

ΔΣ Modulator 3 次デジタル ΔΣ モジュレータで構成され､SCF にマルチビットデータを出力す

る｡

Noise Rejection Filter 帯域外ノイズを減衰し、アナログ特性の劣化を防ぐ。

SCF ΔΣ モジュレータのマルチビット出力をアナログ信号に変換する１次 SCF(カットオフ周波数は fs レートに比例)で構成されている。 LDO 内部デジタル回路用電源(1.8Vtyp)を生成する。 Control Register レジスタに書き込まれる各モードの設定を保持する。 Clock Divider マスタークロックを分周する｡PCM mode ではクロックの fs ﾚｰﾄ自動検出機能によりマスタークロックを自動で分周し、DSD mode では DCKS bit でマスタークロック周波数を設定する。

(7)

5. ピン配置と機能説明

■

オーダリングガイド AK4458VN -40～105°C (Tabを基板のグラウンドに接続した場合) -40～85°C (Tabをオープンにした場合) 48-pin QFN AKD4458 AK4458用評価ボード

■

ピン配置 37 AOUTR4P 38 39 40 AOUTL4N 41 VREFH4 42 43 VREFL4 44 AOUTR4N LDOE 36 35 34 33 32 31 30 29 1 2 3 D L 1 4 D R 1 5 D L 2 6 D R 2 /T D M O1 7 D L 3 /T D M O2 8 20 19 18 17 16 15 14 13 SCL/CCLK/TDM1 CAD0_I2C/CSN/ DIF I2C PS/CAD0_SPI AOUTL1N AOUTL1P A OU T R 3 N V R E F L 3 V R E F H 3 A OU T L 3 N A V S S A OU T R 2P SDA/CDTI/TDM0 K Top View AOUTR3P AOUTL4P A OU T L 3 P A V D D VREFL1 DVSS 45 46 47 TVDD VDD18 9 10 11 T E 48 PDN 24 23 22 21 _VREFH1 AOUTR1P AOUTR1N AOUTL2P 12 H A IN 28 27 26 25 V R E F L 2 A OU T L 2N A OU T R 2 N V R E F H 2

(8)

■

機能説明

No Pin Name I/O Function PD状態

1 MCLK I External Master Clock Input Pin Hi-Z

2 BICK I Audio Serial Data Clock Pin in PCM mode Hi-Z DCLK I DSD Clock Pin in DSD mode

3 LRCK I Input Channel Clock Pin in PCM mode Hi-Z

DSDL1 I Audio Serial Data Input in DSD mode

4 SDTI1 I Audio Serial Data Input in PCM mode Hi-Z DSDR1 I Audio Serial Data Input in DSD mode

5 SDTI2 I Audio Serial Data Input in PCM mode Hi-Z DSDL2 I Audio Serial Data Input in DSD mode

6

SDTI3 I Audio Serial Data Input in PCM mode

100kΩ Pull down DSDR2 I Audio Serial Data Input in DSD mode

TDMO1 O Audio Serial Data Output in Daisy Chain mode 7

SDTI4 I Audio Serial Data Input in PCM mode

100kΩ Pull down DSDL3 I Audio Serial Data Input in DSD mode

TDMO2 O Audio Serial Data Output in Daisy Chain mode

8 DSDR3 I Audio Serial Data Input in DSD mode Hi-Z 9 DSDL4 I Audio Serial Data Input in DSD mode Hi-Z 10 DSDR4 I Audio Serial Data Input in DSD mode Hi-Z

11

DZF O Zero Input Detect in I2C Bus or 3-wire serial control mode

100kΩ Pull down

SMUTE I

Soft Mute Pin in Parallel control mode.

When this pin is changed to “H”, soft mute cycle is initiated. When returning “L”, the output mute releases.

12 CAD1 I Chip Address 0 Pin in I

2

C Bus or 3-wire serial control mode

Hi-Z DCHAIN I Daisy Chain Mode select pin in Parallel control mode.

13

SDA I/O Control Data Pin in I2C Bus serial control mode

Hi-Z CDTI I Control Data Input Pin in 3-wire serial control mode

TDM0 I TDM Mode select pin in Parallel control mode. 14

SCL I Control Data Clock Pin in I2C Bus serial control mode

Hi-Z CCLK I Control Data Clock Pin in 3-wire serial control mode

TDM1 I TDM Mode select pin in Parallel control mode.

15

CAD0_I2C I Chip Address 0 Pin in I2C Bus serial control mode

Hi-Z CSN I Chip Select Pin in 3-wire serial control mode

DIF I Audio Data Format Select in Parallel control mode. “L”：32-bit MSB, “H”：32-bit I2S

16

PS I

(I2C pin = “H”)

Control Mode Select Pin “L”: I2

C Bus serial control mode ,“H”: Parallel control mode. Hi-Z CAD0_SPI I (I2C pin = “L”)

Chip Address 0 Pin in 3-wire serial control mode

17 I2C I

Control Mode Select Pin “L”: 3-wire serial control mode “H”: I2

C Bus serial control mode or Parallel control mode.

Hi-Z 18 AOUTL1P O Lch Positive Analog Output 1 Pin Hi-Z 19 AOUTL1N O Lch Negative Analog Output 1 Pin Hi-Z 20 VREFL1 I Negative Voltage Reference Input Pin, AVSS Hi-Z

(9)

No Pin Name I/O Function PD状態 25 AOUTL2N O L ch Negative Analog Output 2 Pin Hi-Z 26 VREFL2 I Negative Voltage Reference Input Pin, AVSS Hi-Z 27 VREFH2 I Positive Voltage Reference Input Pin, AVDD Hi-Z 28 AOUTR2N O R ch Negative Analog Output 2 Pin Hi-Z 29 AOUTR2P O R ch Positive Analog Output 2 Pin Hi-Z

30 AVSS - Analog Ground Pin －

31 AVDD - Analog Power Supply Pin, 3.0V5.5V －

32 AOUTL3P O L ch Positive Analog Output 3 Pin Hi-Z 33 AOUTL3N O L ch Negative Analog Output 3 Pin Hi-Z 34 VREFH3 I Positive Voltage Reference Input Pin, AVDD Hi-Z 35 VREFL3 I Negative Voltage Reference Input Pin, AVSS Hi-Z 36 AOUTR3N O R ch Negative Analog Output 3 Pin Hi-Z 37 AOUTR3P O R ch Positive Analog Output 3Pin Hi-Z 38 AOUTL4P O L ch Positive Analog Output 4 Pin Hi-Z 39 AOUTL4N O L ch Negative Analog Output 4 Pin Hi-Z 40 VREFH4 I Positive Voltage Reference Input Pin, AVDD Hi-Z 41 VREFL4 I Negative Voltage Reference Input Pin, AVSS Hi-Z 42 AOUTR4N O R ch Negative Analog Output 4 Pin Hi-Z 43 AOUTR4P O R ch Positive Analog Output 4 Pin Hi-Z 44 LDOE I Internal LDO Enable Pin.

“L”: Disable, “H”: Enable Hi-Z

45 TVDD - Digital Power Supply Pin, 3.0V3.6V －

46 DVSS - Digital Ground Pin －

47 VDD18

O (LDOE pin = “H”) LDO Output Pin

This pin should be connected to DVSS with 1.0µF. (Note 4) I (LDOE pin = “L”)

1.8V Power Input Pin

48 PDN I

Power-Down & Reset Pin

When “L”, the AK4458 is powered-down and the control registers are reset to default state.

Hi-Z Note 2. 内部プルアップ/ダウンピンを除く全ての入力ピンはフローティングにしないでください。 Note 3. PCM mode、DSD mode の設定はレジスタで行います。Daisy Chain mode の設定はレジスタまた

はピンで行います。

Note 4. LDOE = “H”のときDVSS、LDOE = “L”のときHi-Zです。

■

使用しないピンの処理について

(10)

6. 絶対最大定格 (AVSS =DVSS =0V: Note 5)

Parameter Symbol min max Unit

Power Supplies: Analog Digital I/O Digital Core |AVSS  DVSS| AVDD TVDD VDD18 GND 0.3 0.3 0.3 - 6.0 4.0 2.5 0.3 V V V V Input Current, Any Pin Except Supplies IIN - 10 mA

Digital Input Voltage VIND 0.3 TVDD+0.3 V

Ambient Temperature (Power applied) Tabを基板のグラウンドに接続した場合 Tabをオープンにした場合 Ta Ta 40 40 105 85 °C °C Storage Temperature Tstg 65 150 °C Note 5. 電圧は全てグラウンドピンに対する値です。 Note 6. AVSS, DVSSは同電位に接続して下さい。 WARNING: この値を超えた条件で使用した場合、デバイスを破壊することがあります。また通常の動作は保証されません。 7. 推奨動作条件 (AVSS =DVSS =0V: Note 5)

Parameter Symbol min typ max Unit

Power Supplies

Analog

(LDOE pin= “L”) (Note 7) Digital I/O

Digital Core

(LDOE pin = “H”)(Note 8) Digital I/O AVDD TVDD VDD18 TVDD 3.0 VDD18 1.7 3.0 5.0 1.8 1.8 3.3 5.5 3.6 1.98 3.6 V V V V Voltage Reference “H” voltage reference “L”

voltage reference VREFH1-4 VREFL1-4 AVDD0.5 - - AVSS AVDD - V V Note 7. LDOE pin = “L”のとき、TVDDはVDD18と同時または先に立ち上げてください。AVDDとTVDD

およびAVDDとVDD18の電源立ち上げシーケンスを考慮する必要はありません。

Note 8. LDOE pin = “H”のとき、内部LDOが1.8Vを出力します。TVDDとAVDDの電源立ち上げシーケンスを考慮する必要はありません。

(11)

8. 電気的特性

■

アナログ特性

(1) AVDD = 5.0Vの場合

(Ta=25C: TVDD=3.3V, AVDD=5.0V: AVSS= DVSS=0V: VREFH1/2/3/4=AVDD, VREFL1/2/3/4= AVSS: fs=44.1kHz: BICK=64fs: Signal Frequency=1kHz: 24-bit Input Data: RL  2k: measurement bandwidth = 20Hz

~ 20kHz: External Circuit: (Figure 75) :unless otherwise specified.)

Parameter min typ max Unit

Resolution - - 32 bit

Dynamic Characteristics (Note 9)

THD+N fs=44.1kHz BW=20kHz 0dBFS 60dBFS - - -107 -52 -100 - dB dB fs=96kHz BW=40kHz 0dBFS 60dBFS - - -104 -48 - - dB dB fs=192kHz BW=40kHz BW=80kHz 0dBFS 60dBFS 60dBFS - - - -104 -48 -44 - - - dB dB dB Dynamic Range (60dBFS with A-weighted) (Note 10) 110 115 - dB S/N (A-weighted) (Note 11) 110 115 - dB

Inter channel Isolation (1kHz) 100 110 - dB

DC Accuracy

Inter channel Gain Mismatch - 0 0.3 dB

Gain Drift (Note 12) - 20 - ppm/°C Output Voltage (Note 13) 2.65 2.8 2.95 Vpp Load Resistance (Note 14) 2 - - k Load Capacitance (Note 14) - - 30 pF

Power Supplies

Power Supply Current Normal operation (PDN pin = “H”, LchとRchに逆相信号を入力) AVDD TVDD (fs = 44.1kHz) TVDD (fs = 96kHz) TVDD (fs = 192kHz) - - - - 31 8 13 20 41 11 17 26 mA mA mA mA Power down (PDN pin = “L”) (Note 15)

(12)

(2) AVDD = 3.3Vの場合

(Ta=25°C: TVDD=3.3V, AVDD=3.3V: AVSS= DVSS=0V: VREFH1/2/3/4=AVDD, VREFL1/2/3/4= AVSS: fs=44.1kHz: BICK=64fs: Signal Frequency=1kHz: 24-bit Input Data: RL  2k: measurement bandwidth = 20Hz

~ 20kHz: External Circuit: (Figure 75) :unless otherwise specified.)

Resolution - - 32 bit

Dynamic Characteristics (Note 9)

THD+N fs=44.1kHz BW=20kHz 0dBFS 60dBFS - - -93 -48 -86 - dB dB fs=96kHz BW=40kHz 0dBFS 60dBFS - - -92 -45 - - dB dB fs=192kHz BW=40kHz BW=80kHz 0dBFS 60dBFS 60dBFS - - - -92 -45 -41 - - - dB dB dB Dynamic Range(60dBFS with A-weighted) (Note 10) 106 111 - dB S/N (A-weighted) (Note 11) 106 111 - dB

Inter channel Isolation (1kHz) 100 110 - dB

DC Accuracy

Inter channel Gain Mismatch - 0 0.3 dB

Gain Drift (Note 12) - 20 - ppm/°C Output Voltage (Note 13) 1.66 1.85 2.04 Vpp Load Resistance (Note 14) 2 - - k Load Capacitance (Note 14) - - 30 pF

Power Supplies

Power Supply Current Normal operation (PDN pin = “H”, LchとRchに逆相信号を入力) AVDD TVDD (fs = 44.1kHz) TVDD (fs = 96kHz) TVDD (fs = 192kHz) - - - - 24 8 13 20 - - - - mA mA mA mA Power down (PDN pin = “L”) (Note 15)

AVDD+TVDD 1 100 A

Note 9. Audio Precision System Two使用。平均値測定。 Note 10. (Figure 75)使用時。100 dB at 16-bit data

Note 11. (Figure 75)使用時。S/N比は入力ビット長に依存しません。 Note 12. (VREFH1/2/3/4  VREFL1/2/3/4)の電圧は+5 V一定。

Note 13. PCM modeで1 kHz、0 dBの sine波を与えたときの出力フルスケール電圧です。DSD modeで1 kHz、デューティレンジ25 %~75 %の sine波を与えたときの出力フルスケール電圧は、±1.65 Vpp (typ)です。出力電圧は(VREFH1/2/3/4  VREFL1/2/3/4)の電圧に比例します。

DAC1：AOUT (typ.@0dB) = (AOUT+)  (AOUT) = 2.8Vpp  (VREFH1  VREFL1)/5 DAC2：AOUT (typ.@0dB) = (AOUT+)  (AOUT) = 2.8Vpp  (VREFH2  VREFL2)/5 DAC3：AOUT (typ.@0dB) = (AOUT+)  (AOUT) = 2.8Vpp  (VREFH3  VREFL3)/5 DAC4：AOUT (typ.@0dB) = (AOUT+)  (AOUT) = 2.8Vpp  (VREFH4  VREFL4)/5

Note 14. Load Resistanceについては、AC負荷（DCカット用コンデンサ有）に対して2 kΩ (min)です。 DCカット用コンデンサ無の場合、グラウンドに対して3.5 kΩ (min)です。(Figure 75)を参照して下さい。Load Capacitanceについてはグラウンドに対する値です。

(13)

■

シャープロールオフ・フィルタ特性

シャープロールオフ・フィルタ特性（fs=44.1kHz）

(Ta=-40  105°C: AVDD=3.0  5.5V, TVDD=1.7  3.6V: Normal Speed Mode: DEM=OFF: SLOW bit = “0”, SD bit=“0”)

Parameter Symbol Min. Typ. Max. Unit

Digital Filter

Pass band (Note 16) 0.05dB _3.0dB PB 0 20.0 kHz

PB 21.5 kHz

Pass band Ripple (Note 17) PR -0.0032 0.0032 dB Stop band (Note 16) SB 24.1 kHz Stop band Attenuation (Note 19) SA 80 dB Group Delay (Note 18) GD - 26.8 - 1/fs Frequency Response (Note 19) 0.07dB - 0 20.0 kHz

Digital Filter + SCF (Note 19)

Frequency Response: 0  20.0kHz -0.2 0.1 dB

シャープロールオフ・フィルタ特性（fs=96kHz）

(Ta=-40  105°C: AVDD=3.0  5.5V, TVDD=1.7  3.6V: Double Speed Mode: DEM=OFF: SLOW bit = “0”, SD bit=“0”)

Digital Filter

PB 46.8 kHz

Pass band Ripple (Note 17) PR -0.0032 0.0032 dB Stop band (Note 16) SB 52.5 0 43.5 Stop band Attenuation (Note 19) SA 80 dB Group Delay (Note 18) GD - 26.8 - 1/fs Frequency Response (Note 19) 0.07dB - 0 43.5 kHz

シャープロールオフ・フィルタ特性（fs=192kHz）

(Ta=-40  105°C: AVDD=3.0  5.5V, TVDD=1.7  3.6V: Quad Speed Mode: DEM=OFF: SLOW bit = “0”, SD bit=“0”)

Digital Filter

PB 93.6 kHz

Pass band Ripple (Note 17) PR -0.0032 0.0032 dB Stop band (Note 16) SB 105 kHz Stop band Attenuation (Note 19) SA 80 dB Group Delay (Note 18) GD - 26.8 - 1/fs

(14)

■

スローロールオフ・フィルタ特性

スローロールオフ・フィルタ特性（fs=44.1kHz）

Digital Filter

PB 18.2 kHz

Pass band Ripple (Note 17) PR -0.043 0.043 dB Stop band (Note 20) SB 39.2

Stop band Attenuation (Note 19) SA 73 dB Group Delay (Note 18) GD - 6.3 - 1/fs Frequency Response (Note 19) 0.05dB - 0 8.1 kHz

Frequency Response: 0  20.0kHz -5 0.1 dB

スローロールオフ・フィルタ特性（fs=96kHz）

Digital Filter

Pass band (Note 20) 0.05dB PB 0 17.7 kHz

3.0dB PB 39.5 kHz

Pass band Ripple (Note 17) PR -0.043 0.043 dB Stop band (Note 20) SB 85.3

Stop band Attenuation (Note 19) SA 73 dB Group Delay (Note 18) GD - 6.3 - 1/fs Frequency Response (Note 19) 0.05dB PB 0 17.7 kHz

スローロールオフ・フィルタ特性（fs=192kHz）

Digital Filter

PB 79.0 kHz

Pass band Ripple (Note 17) PR -0.043 0.043 dB Stop band (Note 20) SB 171 kHz Stop band Attenuation (Note 19) SA 73 dB Group Delay (Note 18) GD - 6.3 - 1/fs Frequency Response (Note 19) 0.05dB PB 0 35.5 kHz

(15)

■

ショートディレイシャープロールオフフィルタ特性

ショートディレイシャープロールオフフィルタ特性（fs=44.1kHz）

Digital Filter

PB 21.5 kHz

Pass band Ripple (Note 17) PR -0.0031 0.0031 dB Stop band (Note 16) SB 24.1 kHz Stop band Attenuation (Note 19) SA 80 dB Group Delay (Note 18) GD - 5.8 - 1/fs

Frequency Response (Note 19) 0.07dB - 0 20.0 kHz

ショートディレイシャープロールオフフィルタ特性（fs=96kHz）

Digital Filter

Pass band (Note 16) 0.05dB PB 0 43.5 kHz

3.0dB PB 46.8 kHz

Pass band Ripple (Note 17) PR -0.0031 0.0031 dB Stop band (Note 16) SB 52.5 0 43.5 Stop band Attenuation (Note 19) SA 80 dB Group Delay (Note 18) GD - 5.8 - 1/fs Frequency Response (Note 19) 0.07dB - 0 43.5 kHz

ショートディレイシャープロールオフフィルタ特性（fs=192kHz）

Digital Filter

PB 93.6 kHz

Pass band Ripple (Note 17) PR -0.0031 0.0031 dB Stop band (Note 16) SB 105 kHz Stop band Attenuation (Note 19) SA 80 dB

(16)

■

ショートディレイスローロールオフフィルタ特性

ショートディレイスローロールオフフィルタ特性（fs=44.1kHz）

Digital Filter

PB 19.4 kHz

ショートディレイスローロールオフフィルタ特性（fs=96kHz）

Digital Filter

PB 42.1 kHz

Pass band Ripple (Note 17) PR -0.05 0.05 dB Stop band (Note 21) SB 83.0 43.5 Stop band Attenuation (Note 19) SA 82 dB Group Delay (Note 18) GD - 4.8 - 1/fs Frequency Response (Note 19) 0.05dB - 0 24.2 kHz

ショートディレイスローロールオフフィルタ特性（fs=192kHz）

Digital Filter

PB 84.3 kHz

(17)

■

DSDモード特性 (1) DSDF bit= “0”の場合

(Ta=-40  105°C: AVDD=3.0  5.5V, TVDD=1.7  3.6V: fs=44.1kHz: D/P bit= “1”, DSDF bit= “0”)

Digital Filter Response

Frequency Response (Note 23) DSDSEL[1:0] “00” 20kHz 50kHz 100kHz -0.8 -5.5 -19.9 dB “01” 40kHz 200kHz 400kHz -0.8 -5.5 -19.9 dB “10” 80kHz 400kHz 800kHz -0.8 -5.5 -19.9 dB (2) DSDF bit= “1”の場合

(Ta=-40  105C: AVDD=3.0  5.5V, TVDD=1.7  3.6V: fs=44.1kHz: D/P bit=“1”, DSDF bit= “1”)

Digital Filter Response

Frequency Response (Note 23) DSDSEL[1:0] “00” 20kHz 100kHz 200kHz -0.2 -6.3 -23.7 dB “01” 40kHz 200kHz 400kHz -0.2 -6.3 -23.7 dB “10” 80kHz 400kHz 800kHz -0.2 -6.3 -23.7 dB

Note 22. SACDフォーマットブック(Scarlet Book)では、DSD信号のピークレベルがデューティレンジ 25% ~ 75%を越えることは推奨されていません。

Note 23. 入力に1kHz、デューティレンジ25%~75%のsine波を与えたときの出力レベルを0dBとします。 ※ディジタルフィルタについてはシミュレーション結果を参考値として記載したものです。

■

DC特性

(Ta=-40  105°C: AVDD=3.0  5.5V, TVDD=1.7  3.6V)

TVDD=1.7  3.0V High-Level Input Voltage Low-Level Input Voltage

VIH VIL 80%TVDD - - - - 20%TVDD V V

(18)

■

スイッチング特性

(Ta=-40  105°C: AVDD=3.0  5.5V, TVDD=1.7  3.6V, CL=20pF)

Master Clock Timing

Frequency Duty Cycle

Minimum Pulse Width

fCLK dCLK tCLKH tCLKL 2.048 40 9.155 9.155 49.152 60 MHz % ns ns LRCK Frequency (Note 24)

Normal Mode (TDM1-0 bits = “00”) Normal Speed Mode

Double Speed Mode Quad Speed Mode Oct speed mode Hex speed mode Duty Cycle fsn fsd fsq fso fsh Duty 8 54 108 45 384 768 54 108 216 55 kHz kHz kHz kHz kHz % TDM128 mode (TDM1-0 bits = “01”)

Normal Speed Mode Double Speed Mode Quad Speed Mode High time Low time fsn fsd fsq tLRH tLRL 8 54 108 1/128fs 1/128fs 54 108 216 kHz kHz kHz nsec ns TDM256 mode (TDM1-0 bits = “10”)

Normal Speed Mode High time Double Speed Mode

High time Low time fsn fsd tLRH tLRL 8 54 1/256fs 1/256fs 54 108 kHz kHz nsec nsec TDM512 mode (TDM1-0 bits = “11”)

Normal Speed Mode High time Low time fsn tLRH tLRL 8 1/512fs 1/512fs 54 kHz nsec nsec

PCM Audio Interface Timing

Normal Mode (TDM1-0 bits = “00”)

BICK Period Normal Speed Mode Double Speed Mode Quad Speed Mode Oct speed mode Hex speed mode BICK Pulse Width Low BICK Pulse Width High

BICK “” to LRCK Edge (Note 25) LRCK Edge to BICK “” (Note 25) SDTI1/2/3/4 Hold Time

SDTI1/2/3/4 Setup Time

tBCK tBCK tBCK tBCK tBCK tBCKL tBCKH tBLR tLRB tSDH tSDS 1/256fsn 1/128fsd 1/64fsq 1/64fso 1/64fsh 9 9 5 5 5 5 nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec

(19)

Parameter Symbol min typ max Unit TDM128 mode (TDM1-0 bits = “01”)

BICK Period

Normal Speed Mode Double Speed Mode Quad Speed Mode BICK Pulse Width Low BICK Pulse Width High

BICK “” to LRCK Edge (Note 25) LRCK Edge to BICK “” (Note 25) SDTI1/2 Hold Time

SDTI1/2 Setup Time

tBCK tBCK tBCK tBCKL tBCKH tBLR tLRB tSDH tSDS 1/128fsn 1/128fsd 1/128fsq 14 14 14 14 5 5 nsec nsec nsec nsec nsec nsec nsec nsec nsec TDM256 mode (TDM1-0 bits = “10”) BICK Period

Normal Speed Mode

Double Speed Mode (Note 26) BICK Pulse Width Low

BICK Pulse Width High

BICK “” to LRCK Edge (Note 25) LRCK Edge to BICK “” (Note 25) TDMO1/2 Setup time BICK “” TDMO1/2 Hold time BICK “”(Note 28) SDTI1/2 Hold Time

SDTI1/2 Setup Time

tBCK tBCK tBCKL tBCKH tBLR tLRB tBSS tBSH tSDH tSDS 1/256fsn 1/256fsd 14 14 14 14 5 5 5 5 nsec nsec nsec nsec nsec nsec nsec nsec nsec nsec TDM512 mode (TDM1-0 bits = “11”) BICK Period

Normal Speed Mode (Note 27) BICK Pulse Width Low

BICK Pulse Width High

BICK “” to LRCK Edge (Note 25) LRCK Edge to BICK “” (Note 25) TDMO1 Setup time BICK “”

TDMO1 Hold time BICK “” (Note 28) SDTI1 Hold Time

SDTI1 Setup Time

tBCK tBCKL tBCKH tBLR tLRB tBSS tBSH tSDH tSDS 1/512fsn 14 14 14 14 5 5 5 5 nsec nsec nsec nsec nsec nsec nsec nsec nsec

(20)

Parameter Symbol min typ max Unit DSD Audio Interface Timing

(64 mode, DSDSEL 1-0 bits = “00”)

DCLK Period

DCLK Pulse Width Low DCLK Pulse Width High

DCLK Edge to DSDL/R (Note 29) tDCK tDCKL tDCKH tDDD 144 144 20 1/64fs 20 nsec nsec nsec nsec

(128 mode, DSDSEL 1-0 bits = “01”)

DCLK Period

DCLK Edge to DSDL/R (Note 29) tDCK tDCKL tDCKH tDDD 72 72 10 1/128fs 10 nsec nsec nsec nsec

(256 mode, DSDSEL 1-0 bits = “10”)

DCLK Period

DCLK Edge to DSDL/R (Note 29) tDCK tDCKL tDCKH tDDD 36 36 5 1/256fs 5 nsec nsec nsec nsec Note 24. 1152fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り替えた場合はPDN pinまたはRSTN bit

でリセットして下さい。

Note 25. この規格値はLRCKのエッジとBICKの“”が重ならないように規定しています。 Note 26. Daisy Chain Mode、TVDD < 3.0Vでは、fsd(max)= 96 kHzです。

Note 27. Daisy Chain Mode、TVDD < 3.0Vでは、fsn(max)= 48 kHzです。 Note 28. LDOE pin = “L”、TVDD > 2.6では、tBSH(min)= 4 nsecです。 Note 29. データ送信側に要求される値です。

DCKB= “0” （default）設定時は、DCLK “” からDSDL/Rのエッジまでの時間をtDDDと規定し、 DCKB= “1”設定時は、DCLK “↑”からDSDL/Rのエッジまでの時間をtDDDと規定します。

(21)

(Ta=-40  105°C: AVDD=3.0  5.5V, TVDD=1.7  3.6V)

Control Interface Timing (3-wire Serial mode):

CCLK Period

CCLK Pulse Width Low Pulse Width High CDTI Setup Time CDTI Hold Time CSN “H” Time CSN “” to CCLK “” CCLK “” to CSN “” tCCK tCCKL tCCKH tCDS tCDH tCSW tCSS tCSH 200 80 80 40 40 150 50 50 nsec nsec nsec nsec nsec nsec nsec nsec

Control Interface Timing (I2C Bus mode):

SCL Clock Frequency

Bus Free Time Between Transmissions

Start Condition Hold Time (prior to first clock pulse) Clock Low Time

Clock High Time

Setup Time for Repeated Start Condition

SDA Hold Time from SCL Falling (Note 30) SDA Setup Time from SCL Rising

Rise Time of Both SDA and SCL Lines Fall Time of Both SDA and SCL Lines Setup Time for Stop Condition

Pulse Width of Spike Noise Suppressed by Input Filter Capacitive load on bus

fSCL tBUF tHD:STA tLOW tHIGH tSU:STA tHD:DAT tSU:DAT tR tF tSU:STO tSP Cb - 1.3 0.6 1.3 0.6 0.6 0 0.1 - - 0.6 0 - 400 - - - - - - - 1.0 0.3 - 50 400 kHz sec sec sec sec sec sec sec sec sec sec nsec pF Power-down & Reset Timing (Note 31)

PDN Accept Pulse Width PDN Reject Pulse Width

tAPD tRPD 150 30 nsec nsec Note 30. データは最低300nsec(SCLの立ち下がり時間) の間保持されなければなりません。 Note 31. 電源投入時はPDN pinを“L”から“H”にすることでリセットがかかります。 Note 32. I2C-busはNXP B.V.の商標です。

(22)

■

タイミング波形

Figure 2. Clock Timing

tLRB LRCK VIH BICK VIL TDMO 50%TVDD tBSS VIH VIL tBLR tSDS SDTI VIH VIL tSDH tBSH

Figure 3. Audio Interface Timing (PCM Mode)

1/fCLK tCLKL VIH tCLKH MCLK VIL dCLK=tCLKH x fCLK, tCLKL x fCLK 1/fs VIH LRCK VIL tLRL tLRH Duty=tLRH x fs, tLRL x fs tBCK tBCKL VIH tBCKH BICK VIL VIH VIL dCLK=tCLKH x fCLK, tCLKL x fCLK VIH VIL

(23)

VIH DCLK VIL tDDD VIH DSDL1-4 DSDR1-4 _VIL tDCKH tDCKL tDCK tDDD VIH DSDL1-4 DSDR1-4 _VIL

Figure 4. Audio Serial Interface Timing (DSD Normal Mode, DCKB bit = “0”)

VIH DCLK VIL tDDD VIH DSDL1-4 DSDR1-4 VIL tDCKH tDCKL tDCK tDDD tDDD VIH DSDL1-4 DSDR1-4 _VIL tDDD

(24)

tCSS CSN VIH CCLK VIL VIH CDTI VIL VIH VIL C1 C0 R/W A4 tCCKL tCCKH tCDS tCDH

Figure 6. WRITE Command Input Timing (3-wire Serial Mode)

CSN VIH CCLK VIL VIH CDTI VIL VIH VIL D3 D2 D1 D0 tCSW tCSH

(25)

tHIGH SCL SDA VIH tLOW tBUF tHD:STA tR tF

tHD:DAT tSU:DAT tSU:STA

Stop Start Start Stop

tSU:STO VIL

VIH VIL tSP

Figure 8. I2C Bus Mode Timing

tAPD tRPD PDN VIL tCSS CSN VIH CCLK VIL VIH CDTI VIL VIH VIL C1 C0 R/W A4 tAPD tCCKH tCDS tCDH

(26)

9. 動作説明

■

D/A変換モード (PCM mode、DSD mode)

AK4458はPCMデータとDSDデータの両方をD/A変換することが可能です。DSD mode時は、DCLK, DSDL, DSDRの各ピンからDSDデータを入力できます。PCM modeではBICK, LRCK, SDTIの各ピンからPCMデータを入力します。モード切り替えはD/P bitで行います。D/P bitでPCM/DSD modeを切り替えた場合は RSTN bitでリセットして下さい。切り替えには2 ~ 3/fs程度かかります。パラレルモード時はPCMデータのみに対応します。

D/P bit Interface

0 PCM

1 DSD

Table 1. PCM/DSD Mode Control

■

システムクロック

[1] PCM mode

AK4458に必要なクロックは、MCLK, BICK, LRCKです。MCLKとBICKおよびLRCKは同期する必要はありますが位相を合わせる必要はありません。MCLKはインターポレーションフィルタと変調器に使用されます。MCLK周波数を設定する方法は(Manual Setting Mode) とデバイス内部で自動設定する方法 (Auto Setting Mode) の２つがあります。Manual Setting Mode (ACKS bit= “0”)では、MCLK周波数は自動設定されます(Table 2)。リセット解除時 (PDN pin = “↑”) はManual Setting Mode に設定されます。Auto Setting Mode (ACKS bit= “1”) では、サンプリングスピードとMCLK周波数は自動検出され(Table 5)、内部クロックは適切な周波数 (Table 6, Table 7) に自動設定されます。

(27)

1) Manual Setting Mode (ACKS bit = “0”)

MCLK周波数は自動設定されますが、DFS2-0 bitsでサンプリングスピードを設定します(Table 2)。各スピードでのMCLK周波数は(Table 3, Table 4)で示される周波数を外部から供給して下さい。パワーダウン解除時(PDN pin = “L”  “H”)はManual Setting Modeに設定されます。DFS2-0 bitsを切り替えた場合はRSTN bitでリセットして下さい。

DFS2 DFS1 DFS0 Sampling Rate (fs)

(default) 0 0 0 Normal Speed Mode 8kHz  54kHz

0 0 1 Double Speed Mode 54kHz  108kHz 0 1 0 Quad Speed Mode 120kHz  216kHz

0 1 1 Reserved (※)

1 0 0 Oct Speed Mode 384kHz

1 0 1 Hex Speed Mode 768kHz

1 1 0 Reserved (※384kHzにシフト)

1 1 1 Reserved (※768kHzにシフト)

Table 2. Sampling Speed (Manual Setting Mode)

LRCK MCLK(MHz) Sampling

Speed Fs 16fs 32fs 48fs 64fs 96fs 128fs

32.0kHz N/A N/A N/A N/A N/A N/A

Normal 44.1kHz N/A N/A N/A N/A N/A N/A

48.0kHz N/A N/A N/A N/A N/A N/A 88.2kHz N/A N/A N/A N/A N/A N/A

Double 96.0kHz N/A N/A N/A N/A N/A N/A

176.4kHz N/A N/A N/A N/A N/A 22.5792 Quad 192.0kHz N/A N/A N/A N/A N/A 24.5760 Quad 384kHz N/A 12.288 18.432 24.576 36.864 49.152 Oct 768kHz 12.288 24.576 36.864 49.152 N/A N/A Hex

Table 3. System Clock Example (Manual Setting Mode)

LRCK MCLK(MHz) Samplin g Speed fs 192fs 256fs 384fs 512fs 768fs 1024fs 1152fs 32.0kHz N/A 8.1920 12.2880 16.3840 24.5760 36.8640 36.8640 Normal 44.1kHz N/A 11.2896 16.9344 22.5792 33.8688 N/A N/A

48.0kHz N/A 12.2880 18.4320 24.5760 36.8640 N/A N/A 88.2kHz N/A 22.5792 33.8688 45.1584 N/A N/A N/A

Double 96.0kHz N/A 24.5760 36.8640 49.152 N/A N/A N/A

176.4kHz 33.8688 45.1584 N/A N/A N/A N/A N/A Quad 192.0kHz 36.8640 49.152 N/A N/A N/A N/A N/A Quad

(28)

2) Auto Setting Mode (ACKS bit = “1”) MCLK周波数とサンプリングスピードは自動検出(Table 5)されるため、DFS2-0 bitsの設定は不要です。各スピードでのMCLK周波数は(Table 6,Table 7)で示される周波数を外部から供給して下さい。 MCLK Sampling Speed 1152fs Normal (fs32kHz) 512fs/256fs 768fs/384fs Normal 256fs 384fs Double 128fs 192fs Quad 64fs 96fs Oct 32fs 48fs Hex

Table 5. Sampling Speed (Auto Setting Mode)

LRCK MCLK(MHz) Sampling

Speed fs 32fs 48fs 64fs 96fs 128fs

32.0kHz N/A N/A N/A N/A N/A

Normal 44.1kHz N/A N/A N/A N/A N/A

48.0kHz N/A N/A N/A N/A N/A 88.2kHz N/A N/A N/A N/A N/A

Double 96.0kHz N/A N/A N/A N/A N/A

176.4kHz N/A N/A N/A N/A 22.5792 Quad 192.0kHz N/A N/A N/A N/A 24.5760 Quad 384kHz N/A N/A 24.576 36.864 N/A Oct 768kHz 24.576 36.864 N/A N/A N/A Hex

Table 6. System Clock Example (Auto Setting Mode)

LRCK MCLK(MHz) Sampling Speed fs 192fs 256fs 384fs 512fs 768fs 1152fs 32.0kHz N/A 8.1920 12.2880 16.3840 24.5760 36.8640 Normal 44.1kHz N/A 11.2896 16.9344 22.5792 33.8688 N/A 48.0kHz N/A 12.2880 18.4320 24.5760 36.8640 N/A 88.2kHz N/A 22.5792 33.8688 N/A N/A N/A

Double 96.0kHz N/A 24.5760 36.8640 N/A N/A N/A

176.4kHz 33.8688 N/A N/A N/A N/A N/A Quad 192.0kHz 36.8640 N/A N/A N/A N/A N/A Quad

384kHz N/A N/A N/A N/A N/A N/A Oct

768kHz N/A N/A N/A N/A N/A N/A Hex

Table 7. System Clock Example (Auto Setting Mode)

MCLK= 256fs/384fsのとき、Auto Setting mode は8kHz~96kHz のサンプリングレートまで対応します (Table 8)。但し、8kHz~48kHzのサンプリングレートでは、MCLK= 256fs/384fsでのDR, S/Nは、 MCLK= 512fs/768fsの時に比べて3dB程度劣化します。

(29)

[2] DSD mode (Serial Control mode only)

AK4458はDSDを再生する機能があります。DSD modeで必要なクロックは、MCLK, DCLKです。MCLK とDCLKは同期する必要はありますが位相を合わせる必要はありません。MCLK周波数はDCKS bitで設定します。(Table 9)

電源ON等のリセット解除時(PDN pin = “L”  “H”, RSTN bit = “0” → “1”)はMCLKとDCLKが入力されるまでパワーダウン状態です。

DCKS bit MCLK Frequency DCLK Frequency

0 512fs 64fs/128fs/256fs (default) 1 768fs 64fs/128fs/256fs

Table 9. System Clock (DSD Mode)

AK4458はDSDデータストリームの64fsと128fsと256fsに対応します(fs=32kHz,44.1kHz, 48kHz)。設定は DSDSEL1-0 bitsで行います(Table 10)。

DSDSEL1 DSDSEL0 DSD data stream

fs=32kHz fs=44.1kHz fs=48kHz

0 0 2.048MHz 2.8224MHz 3.072MHz (default)

0 1 4.096MHz 5.6448MHz 6.144MHz

1 0 8.192MHz 11.2896MHz 12.288MHz

1 1 Reserved Reserved Reserved

Table 10. DSD Data Stream Select

AK4458はDSDを再生する際に、DSDD bitでモードを選択できます (Table 11)。DSDD bit= “1”の場合は出力ボリューム機能が使用できず、Cut Off Filterは100kHz固定になります。

DSDD bit Mode

0 Full Function (default) 1 Volume Bypass

Table 11. DSD play mode select

DSD modeはDSDF bitでフィルタ特性を50kHzから100kHzに切り替えることができます。(Table 12) DSDF bit Cut Off Filter

0 50kHz (default)

(30)

■

オーディオインタフェースフォーマット

AK4458に入力されるデジタル信号はPCMとDSDの両方のフォーマットに対応しています。モードの切り替えはピン(TDM1-0 pins, DIF pin, DCHAIN pin)及びレジスタ(TDM1-0 bits, DIF2-0 bits, SDS2-0 bits, DCHAIN bit)にて設定可能ですが、動作中には切り替えないでください。Mode Settingを切り替えた時はRSTN bitでリセットしてください。

[1] PCM mode

Normal Mode（TDM1-0 bits= “00”）

オーディオデータはBICKとLRCKを使ってSDTI1-4から8ch分のデータが入力されます。データはSDS2-0 bitsで選択可能です。8種類のデータフォーマット(Table 13)がDIF2-0 bitsで選択できます。全モードとも MSBファースト、2’sコンプリメントのデータフォーマットでBICKの立ち上がりで取り込みます。Mode 2を16ビット、20ビットで使用する場合、また、Mode 6を16ビット、20ビット、24ビットで使用する場合はデータのないLSBには “0”を入力して下さい。 TDM128 Mode（TDM1-0 bits= “01”） オーディオデータはBICKとLRCKを使ってSDTI1-2から8ch分のデータが入力されます。データはSDS2-0 bitsで選択可能です。SDTI3-4への入力データは無視されます。BICKは128fs固定です。6種類のデータフォーマット(Table 13)がDIF2-0 bitsで選択できます。全モードともMSBファースト、2’sコンプリメントのデータフォーマットでBICKの立ち上がりで取り込みます。

TDM256 Mode（TDM1-0 bits= “10”）

オーディオデータはBICKとLRCKを使ってSDTI1-2から16ch分のデータが入力されます。データは SDS2-0 bitsで選択可能です。SDTI3-4への入力データは無視されます。BICKは256fs固定です。6種類のデータフォーマット(Table 13)がDIF2-0 bitsで選択できます。全モードともMSBファースト、2’sコンプリメントのデータフォーマットでBICKの立ち上がりで取り込みます。

TDM512 Mode（TDM1-0 bit= “11”）

オーディオデータはBICKとLRCKを使ってSDTI1から16ch分のデータが入力されます。データはSDS2-0 bitsで選択可能です。SDTI2-4への入力データは無視されます。BICKは512fs固定です。6種類のデータフォーマット(Table 13)が及びDIF2-0 bitsで選択できます。全モードともMSBファースト、2’sコンプリメントのデータフォーマットでBICKの立ち上がりで取り込みます。

(31)

Mode TDM1 TDM0 DIF2 DIF1 DIF0 SDTI Format LRCK BICK Normal (Note 33) 0 0 0 0 0 0 16-bit 後詰め H/L 32fs 1 0 0 1 20-bit 後詰め H/L 40fs 2 0 1 0 24-bit 前詰め H/L 48fs 3 0 1 1 16-bit I 2 S 互換 L/H 32fs 24-bit I2S 互換 L/H 48fs 4 1 0 0 24-bit 後詰め H/L 48fs 5 1 0 1 32-bit 後詰め H/L 64fs 6 1 1 0 32-bit 前詰め H/L 64fs 7 1 1 1 32-bit I2S 互換 L/H 64fs TDM128 - 0 1 0 0 0 N/A  128fs - 0 0 1 N/A  128fs 8 0 1 0 24-bit 前詰め  128fs 9 0 1 1 24-bit I2S 互換  128fs 10 1 0 0 24-bit 後詰め  128fs 11 1 0 1 32-bit 後詰め  128fs 12 1 1 0 32-bit 前詰め  128fs 13 1 1 1 32-bit I2S 互換  128fs TDM256 - 1 0 0 0 0 N/A  256fs - 0 0 1 N/A  256fs 14 0 1 0 24-bit 前詰め  256fs 15 0 1 1 24-bit I2S 互換  256fs 16 1 0 0 24-bit 後詰め  256fs 17 1 0 1 32-bit 後詰め  256fs 18 1 1 0 32-bit 前詰め  256fs 19 1 1 1 32-bit I2S 互換  256fs TDM512 - 1 1 0 0 0 N/A  512fs - 0 0 1 N/A  512fs 20 0 1 0 24-bit 前詰め  512fs 21 0 1 1 24-bit I2S 互換  512fs 22 1 0 0 24-bit 後詰め  512fs 23 1 0 1 32-bit 後詰め  512fs 24 1 1 0 32-bit 前詰め  512fs 25 1 1 1 32-bit I2S 互換  512fs Table 13. オーディオデータフォーマット (網掛けは仕様外) Note 33.各chに対して、設定したbit以上のBICKを入力してください。

(32)

SDTI1-4 BICK LRCK SDTI1-4 _{15 14} ₆ ₅ ₄ BICK 0 1 10 11 12 13 14 15 0 1 10 11 12 13 14 15 0 1 3 2 1 0 15 14 (32fs) (64fs) 0 1 14 15 16 17 31 0 1 14 15 16 17 31 0 1 15 14 0 15 14 0

Mode 0 Don’t care Don’t care

15:MSB, 0:LSB

Mode 0 15 14 6 5 4 3 2 1 0

Lch Data Rch Data

Figure 10. Mode 0 Timing

SDTI1-4 LRCK BICK (64fs) 0 1 9 10 11 12 31 0 1 9 10 11 12 31 0 1 19 0 19 0

Mode 1 Don’t care Don’t care

19:MSB, 0:LSB

SDTI1-4 Mode 4

23:MSB, 0:LSB

20 19 0 20 19 0

Don’t care 22 21 Don’t care 22 21

Lch Data Rch Data

8

23 23

8

Figure 11. Mode 1/4 Timing

LRCK BICK (64fs) SDTI1-4 0 1 2 22 24 31 0 1 31 0 1 23:MSB, 0:LSB 22 1 0 Don’t care 23 Lch Data Rch Data 23 30 2 22 23 24 30 22 1 0 Don’t care 23 23 22

(33)

LRCK BICK (64fs) SDTI1-4 0 1 2 3 24 31 0 1 31 0 1 23:MSB, 0:LSB 22 1 0 Don’t care 23 Lch Data Rch Data 23 25 2 3 23 24 25 22 1 0 Don’t care 23 23

Figure 13. Mode 3 Timing

LRCK BICK (64fs) SDTI1-4 0 1 2 22 24 31 0 1 31 0 1 32:MSB, 0:LSB 30 1 0 31 Lch Data Rch Data 23 30 2 22 23 24 30 30 1 0 31 31 30 Mode 5,6

LRCK BICK (64fs) SDTI1-4 0 1 2 3 24 31 0 1 31 0 1 32:MSB, 0:LSB 30 1 0 31 Lch Data Rch Data 23 25 2 3 23 24 25 30 1 0 31 31 30

(34)

LRCK BICK(128fs) 128 BICK L1 32 BICK R1 32 BICK L2 32 BICK R2 32 BICK SDTI1-2 22 0 22 0 22 0 22 0 23 23 23 23 23 22 Mode8 SDTI1-2 30 0 30 0 30 2 0 30 0 31 31 31 31 31 30 Mode11,12

Figure 16. Mode 8/11/12 Timing

LRCK BICK(128fs) 128 BICK L1 32 BICK R1 32 BICK L2 32 BICK R2 32 BICK SDTI1-2 23 22 0 23 22 0 23 22 0 23 22 0 23 SDTI1-2 Mode9 Mode13 30 0 30 0 30 2 0 30 0 31 31 31 31 31 30

LRCK BICK(128fs) 128 BICK L1 32 BICK R1 32 BICK L2 32 BICK R2 32 BICK SDTI1-2 23 22 0 23 22 0 23 22 0 23 22 0 23

(35)

23 LRCK BICK (256fs) 22 0 L1 32 BICK 256 BICK 22 0 R1 32 BICK 22 23 22 0 23 L2 32 BICK 22 0 R2 32 BICK 23 23 SDTI1 31 30 0 31 30 0 31 30 0 31 30 0 31 30 SDTI1 Mode14 Mode17,18 23 22 0 L3 32 BICK 22 0 R3 32 BICK 23 22 0 L4 32 BICK 22 0 R4 32 BICK 23 23 31 30 0 31 30 0 31 30 0 31 30 0

LRCK BICK (256fs) 23 0 L1 32 BICK 256 BICK 23 0 R1 32 BICK 23 23 0 L2 32 BICK 23 0 R2 32 BICK SDTI1 Mode15 31 30 0 31 30 0 31 30 0 31 30 0 31 SDTI1 Mode19 23 0 L3 32 BICK 23 0 R3 32 BICK 23 0 L4 32 BICK 23 0 R4 32 BICK 31 30 0 31 30 0 31 30 0 31 30 0

LRCK BICK(256fs) SDTI1 256 BICK 22 0 L1 32 BICK 22 0 R1 32 BICK 22 0 L2 32 BICK 22 0 R2 32 BICK 23 23 23 23 22 0 23 L3 32 BICK 22 0 R3 32 BICK 22 0 L4 32 BICK 22 0 R4 32 BICK 23 23 23 23

(36)

BICK(512fs) SDTI1 Mode8 LRCK 512BICK 22 0 23 23 22 0 23 22 0 22 0 23 22 2 0 23 23 22 0 23 22 0 22 0 23 SDTI1 Mode11,12 L1 32 BICK R1 32 BICK L2 32 BICK R2 32 BICK L3 32 BICK R3 32 BICK L4 32 BICK R4

32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK

22 0 31

23

22 0

31 31 22 0 31 22 0 31 22 0 31 22 0 31 22 0 31 22 0 31

BICK(512fs) SDTI1 Mode21 LRCK 512BICK 22 0 23 23 22 0 23 22 0 22 0 23 22 2 0 23 23 22 0 23 22 0 22 0 23 SDTI1 Mode25 L1 32 BICK R1 32 BICK L2 32 BICK R2 32 BICK L3 32 BICK R3 32 BICK L4 32 BICK R4

22 0 31

23

22 0

31 31 22 0 31 22 0 31 22 0 31 22 0 31 22 0 31 22 0 31

BICK(512fs) SDTI1 Mode22 LRCK 512BICK 22 0 23 23 22 0 23 22 0 22 0 23 22 2 0 23 23 22 0 23 22 0 22 0 23 L1 32 BICK R1 32 BICK L2 32 BICK R2 32 BICK L3 32 BICK R3 32 BICK L4 32 BICK R4

23

(37)

[1]-1. データセレクト AK4458はSDS2-0 bitsで各DACの再生するデータを選択できます。 PCMオーディオデータ(SDTI1-4)の1周期分Slotを下記のように定義します。 LRCK SDTI1 L1 R1 SDTI2 L2 R2 SDTI3 L3 R3 SDTI4 L4 R4

Figure 25. Data Slot in Normal Mode

SDTI1 L1 R1 SDTI2 LRCK 128 BICK R2 L2 R3 L3 L4 R4

Figure 26. Data Slot in TDM128 Mode

SDTI1 L1 R1 LRCK 256 BICK R2 L2 L3 R3 L4 R4 SDTI2 L5 R5 L6 R6 L7 R7 L8 R8

Figure 27. Data Slot in TDM256 Mode

(38)

SDS2 SDS1 SDS0 DAC1 DAC2 DAC3 DAC4 Lch Rch Lch Rch Lch Rch Lch Rch Normal * 0 0 L1 R1 L2 R2 L3 R3 L4 R4 * 0 1 L2 R2 L3 R3 L4 R4 L1 R1 * 1 0 L3 R3 L4 R4 L1 R1 L2 R2 * 1 1 L4 R4 L1 R1 L2 R2 L3 R3 TDM128 * 0 0 L1 R1 L2 R2 L3 R3 L4 R4 * 0 1 L2 R2 L3 R3 L4 R4 L1 R1 * 1 0 L3 R3 L4 R4 L1 R1 L2 R2 * 1 1 L4 R4 L1 R1 L2 R2 L3 R3 TDM256 0 0 0 L1 R1 L2 R2 L3 R3 L4 R4 0 0 1 L2 R2 L3 R3 L4 R4 L5 R5 0 1 0 L3 R3 L4 R4 L5 R5 L6 R6 0 1 1 L4 R4 L5 R5 L6 R6 L7 R7 1 0 0 L5 R5 L6 R6 L7 R7 L8 R8 1 0 1 L6 R6 L7 R7 L8 R8 L1 R1 1 1 0 L7 R7 L8 R8 L1 R1 L2 R2 1 1 1 L8 R8 L1 R1 L2 R2 L3 R3 TDM512 0 0 0 L1 R1 L2 R2 L3 R3 L4 R4 0 0 1 L2 R2 L3 R3 L4 R4 L5 R5 0 1 0 L3 R3 L4 R4 L5 R5 L6 R6 0 1 1 L4 R4 L5 R5 L6 R6 L7 R7 1 0 0 L5 R5 L6 R6 L7 R7 L8 R8 1 0 1 L6 R6 L7 R7 L8 R8 L1 R1 1 1 0 L7 R7 L8 R8 L1 R1 L2 R2 1 1 1 L8 R8 L1 R1 L2 R2 L3 R3 (*: Do not care) Table 14. Data Select

(39)

[1]-2. Daisy Chain

複数のAK4458をDaisy Chain接続することができます。Daisy Chainのモード設定はDCHAIN bitまたは DCHAIN pinにより設定できます(Table 15)。Daisy ChainはTDM512/256 mode に対応しています。Daisy Chain modeではSDS2-0 bitsの設定は無効になります。

DCHAIN bit

DCHAIN pin Mode TDMO1/2

0 Normal 入力(SDTI3/4) (default) 1 Daisy Chain 出力(TDMO1/2)

Table 15 Daisy Chain Control

1) TDM512 mode

(Figure 29)はTDM512 mode (TDM1-0 bits= “11” ) Daisy Chain構成例です。DSPからSecond AK4458のSDTI1 に16chのデータを入力し、Second AK4458のTDMO1をFirst AK4458のSDTI1に接続します。TDM512モードでは、TDMO2は “L”出力です。

(Figure 30)はTDM512 mode Daisy Chainのデータ入出力例です。Second AK4458はSDTI1のL5-8,R5-8のデータをDACの入力とし、8ch分シフトしたデータをTDMO1から出力します。First AK4458はL1-4,R1-4のデータをDACの入力とします。First AK4458とSecond AK4458のDIF2-0 bitsは同じ設定にする必要があります。 First AK4458 Second AK4458 DSP SDTI1 TDMO1 SDTI1 TDMO1 SDTI2 TDMO2 SDTI2 TDMO2 DVSS

Figure 29. Daisy Chain (TDM512 Mode) 2個接続時

SDTI1(DSP) L1 R1 LRCK 512 BICK R2 L2 L3 R3 L4 R4 L5 R5 L6 R6 L7 R7 L8 R8 TDMO1(Second) Second AK4458 R1 L2 R2 L3 R3 L4 R4 L1

(40)

Figure 31, Figure 32のように、合計チャネルが16chを超えるデバイスを接続した場合には、16hを超えた chのデータはDSPから出力された16chの信号のうち最後のデータから順に同じ信号が出力されます。 Second AK4458 Third AK4458 DSP SDTI1 TDMO1 SDTI1 TDMO1 SDTI2 TDMO2 SDTI2 TDMO2 DVSS First AK4458 SDTI1 TDMO1 SDTI2 TDMO2

SDTI1(DSP) LRCK 512 BICK TDMO1(Third) Third AK4458 TDMO1(Second) L5 R5 L6 R6 L7 R7 L8 R8 First AK4458 R1 L2 R2 L3 R3 L4 R4 L1 Second AK4458 R5 L6 R6 L7 R7 L8 R8 L5 R1 L1 L2 R2 L3 R3 L4 R4 L5 R5 L6 R6 L7 R7 L8 R8

(41)

2) TDM256 mode

(Figure 33)はTDM256 mode (TDM1-0 bits = “10”) Daisy Chain構成例です。DSPからSecond AK4458の SDTI1/2に16chのデータを入力し、Second AK4458のTDMO1/2をFirst AK4458のSDTI1/2に接続します。 (Figure 34)はTDM512 mode Daisy Chainのデータ入出力例です。Second AK4458はSDTI1のL3-4, R3-4およびSDTI2のL7-8, R7-8のデータをDACの入力とし、4ch分シフトしたデータをTDMO1/2から出力します。 First AK4458はSDTI1のL1-2, R1-2およびSDTI2のL5-6, R5-6のデータをDACの入力とします。First AK4458 とSecond AK4458のDIF2-0 bitsは同じ設定にする必要があります。

First AK4458 Second AK4458 DSP SDTI1 TDMO1 SDTI1 TDMO1 SDTI2 TDMO2 SDTI2 TDMO2

Figure 33. Daisy Chain (TDM256 Mode)

SDTI1 L1 R1 LRCK 256 BICK R2 L2 L3 R3 L4 R4 TDMO1 L1 R1 L2 R2 Second AK4458 First AK4458 SDTI2 L5 R5 L6 R6 L7 R7 L8 R8 TDMO2 L5 R5 L6 R6 Second AK4458 First AK4458

Figure 34. Daisy Chain(TDM256 Mode)

Note 34. 合計チャネルが16chを超えるデバイスを接続した場合には、16chを超えたchのデータはDSPから出力された16chの信号のうち最後のデータから順に同じ信号が出力されます。

(42)

[2] DSD mode

オーディオデータはDCLKを使ってDSDL1-4及びDSDR1-4から8ch分のデータが入力されます。DSDデータはNormal mode (Figure 35)とPhase Modulation mode (Figure 36)の両方に対応しています。入力されたデータはDCKB bitで設定されるDCLKの立ち上がり、もしくは立ち下がりで取り込みます。

DCLK周波数はDSDSEL1-0 bitsで64fs, 128fs, 256fsと可変です。

DCLK

(DCKB bit=”0”)

DSDL,DSDR D0 D1 D2 D3

Figure 35. DSD Mode Timing (Normal mode時)

DCLK

(DCKB bit=”0”)

D0 D1 D1 D2 D2 D3

DSDL,DSDR

(43)

■

D/A変換モード(PCM mode、DSD mode)切り替えタイミング RSTN bit D/A Data D/A Mode 5/fs 0 PCM Data DSD Data PCM Mode DSD Mode

Figure 37. D/A Mode Switching Timing (PCM to DSD)

RSTN bit D/A Data D/A Mode 5/fs DSD Data PCM Data DSD Mode PCM Mode

Figure 38. D/A Mode Switching Timing (DSD to PCM)

Note 35. DSD mode時は25%から75%デューティを信号レンジとします。SACDフォーマットブック (Scarlet Book)では、DSD信号のピークレベルがこのデューティを越えることは推奨されていません。

(44)

■

Digital Filter（PCM mode）

AK4458ではSD bit, SLOW bit, SSLOW bitで5種類のディジタルフィルタを設定できます。それぞれ好みの音質で音楽再生が可能です。

SSLOW SD bit SLOW bit Mode

0 0 0 Sharp Roll-Off Filter

0 0 1 Slow Roll-Off Filter

0 1 0 Short delay Sharp Roll-Off Filter (default) 0 1 1 Short delay Slow Roll-Off Filter

1 * * Super Slow Roll-Off Filter

(*: don’t care) Table 16. Digital Filter Setting

SSLOW bit = “1”のとき、最も周波数特性の緩い設定となります。

■

ディエンファシスフィルタ（PCM mode）

IIRフィルタによる3周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(50/15s特性)を内蔵しており、DEM11-0/DEM21-0/DEM31-0/DEM41-0 bits(DEM bit)で選択できます。

DAC1/2/3/4のディエンファシスフィルタモードをDEM bitで個別に設定できます。このモードはPCM Normal Speed Modeのみ有効です。

DEM11/ DEM21/ DEM31/ DEM41 DEM10/ DEM20/ DEM30/ DEM40 Mode 0 0 44.1kHz 0 1 OFF (default) 1 0 48kHz 1 1 32kHz

(45)

■

出力ボリューム（PCM mode、DSD mode） AK4458はMUTEを含む0.5dBステップ、256レベルのチャネル独立ディジタル出力ボリューム(ATT)を内蔵しています。このボリュームはDACの前段にあり、入力データを0dBから127dBまでアテネーション、またはミュートします。設定値間の遷移はソフト遷移です。従って、遷移中にスイッチングノイズは発生しません。 ATT7-0bits

(register 0A-11H) Attenuation Level

FFH +0dB (default) FEH -0.5dB FDH -1.0dB : : : : 02H -126.5dB 01H -127.0dB 00H MUTE (-∞)

Table 18. Attenuation level of Digital Attenuator

ディジタルボリュームの遷移時間はATS1-0 bitsで設定します(Table 19)。 Mode0-4の設定値間の遷移はソフト遷移です。したがって、遷移中にスイッチングノイズは発生しません。PCM modeとDSD modeを切り替えてもレジスタ設定値は保持されます。

Mode ATS1 ATS0 ATT speed

(default)

0 0 0 4080/fs

1 0 1 2040/fs

2 1 0 510/fs

3 1 1 255/fs

Table 19. Transition Time between Set Values of ATT7-0 bits

Mode0の場合、ATT設定間の遷移は4080レベルでソフト遷移します。FFH(0dB)から00H(MUTE)までには 4080/fs(92.5ms@fs=44.1kHz)かかります。PDN pinを “L” にすると、ATT7-0 bitsはFFHに初期化されます。リセット期間中にディジタルボリュームを変更した場合、リセット解除後に設定値になります。リセット解除後5/fsの間にディジタルボリュームを変更した場合、ソフト遷移せず即座に設定値になります。 DSD modeの場合、ATT7-0 bits= “02H”, “01H”もMUTEになります。

(46)

■

帯域外ノイズ除去フィルタ（PCM mode、DSD mode）

AK4458は周波数特性の選択可能な帯域外ノイズ除去フィルタを内蔵しています。このフィルタは帯域外ノイズを減衰し、スイッチングレギュレータ等の影響によるアナログ特性の劣化を防ぎます。FIR2-0 bitsにより、ノイズを減衰する周波数を設定することができます。DSD direct modeのみ、その他のモードと異なるフィルタ特性となります(Table 20)。 FIR2-0 bits FIR filter Mode FIR filter

Except DSD direct mode DSD direct mode

000 0 1/4*[1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0] 1/2*[1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0] (default) 001 1 1/4*[1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1] 1/2*[0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0] 010 2 1/4*[1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 1] 1/2*[0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0] 011 3 1/4*[1 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1] 1/2*[0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0] 100 4 1/4*[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1] 1/2*[0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0] 101 5 1/4*[1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1] 1/2*[0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0] 110 6 1/4*[1 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1] 1/2*[0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0] 111 7 1/4*[1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1] 1/2*[0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0]

Table 20. FIR Filter Setting

(47)

Figure 41. Mode2 FIR Filter (Except DSD direct mode)

(48)

Figure 44. Mode5 FIR Filter (Except DSD direct mode)

(49)

Figure 47. Mode0 FIR filter(DSD direct mode)

(50)

Figure 50. Mode3 FIR Filter (DSD direct mode)

(51)

Figure 53. Mode6 FIR Filter (DSD direct mode)

(52)

■

ゼロ検出機能（PCM mode、DSD mode）

ゼロ検出機能を有効にした場合、入力データにSMUTEとDATTの演算を施したデータが8192回連続して “0”となると、DZF pinが “H”になります。ゼロ検出するチャネルは07H/08Hレジスタ(L1-4, R1-4 bit)で設定可能です。その後、ゼロ検出するチャネルのデータが“0”でなくなるとDZF pinが“L”になります。RSTN bitが“0”の場合、DZF pinは“H”になります。RSTN bitが“1”になった後、ゼロ検出するチャネルのデータが“0”でなくなるとDZF pinは4  5LRCK後に“L”になります。DZF pinの極性はDZFB bitで反転することが可能です(Table21)。全てのチャネルがDisableのとき、Not zeroとなります。DSDD bit=”1”のとき、ゼロ検出機能は無効です。

DZFB bit Data DZF pin

0 Not zero L Zero detect H 1 Not zero H Zero detect L Not zero: 07H/08Hレジスタ(L1-4, R1-4)の “1”に設定されたチャネルのいずれかがゼロ検出しない Zero detect: 07H/08Hレジスタ(L1-4, R1-4)の “1”に設定されたチャネル全てがゼロ検出

Table 21. DZF Pin Function

■

LRチャネル出力信号選択機能（PCM mode、DSD mode）

L chとR chに出力される信号の組み合わせを選択する機能です。MONO1-4 bitsとSELLR1-4 bitsで AOUTL1-4, AOUTR1-4それぞれの入力/出力の組み合わせを変更できます。また、INVL1-4, INVR1-4 bits で入力に対する出力信号の位相を反転することができます。併せて使用することで、DAC1-4それぞれ 16通りの組み合わせを選択できます。この機能はすべてのオーディオフォーマットで使用できます。

MONO1 bit SELLR1 bit INVL1 bit INVR1 bit L1ch Out R1ch Out

0 0 0 0 L1ch In R1ch In 1 0 L1ch In Invert R1ch In 0 1 L1ch In R1ch In Invert 1 1 L1ch In Invert R1ch In Invert 0 1 0 0 R1ch In L1ch In 1 0 R1ch In Invert L1ch In 0 1 R1ch In L1ch In Invert 1 1 R1ch In Invert L1ch In Invert 1 0 0 0 L1ch In L1ch In 1 0 L1ch In Invert L1ch In 0 1 L1ch In L1ch In Invert 1 1 L1ch In Invert L1ch In Invert 1 1 0 0 R1ch In R1ch In 1 0 R1ch In Invert R1ch In 0 1 R1ch In R1ch In Invert 1 1 R1ch In Invert R1ch In Invert

(53)

MONO2 bit SELLR2 bit INVL2 bit INVR2 bit L2ch Out R2ch Out 0 0 0 0 L2ch In R2ch In 1 0 L2ch In Invert R2ch In 0 1 L2ch In R2ch In Invert 1 1 L2ch In Invert R2ch In Invert 0 1 0 0 R2ch In L2ch In 1 0 R2ch In Invert L2ch In 0 1 R2ch In L2ch In Invert 1 1 R2ch In Invert L2ch In Invert 1 0 0 0 L2ch In L2ch In 1 0 L2ch In Invert L2ch In 0 1 L2ch In L2ch In Invert 1 1 L2ch In Invert L2ch In Invert 1 1 0 0 R2ch In R2ch In 1 0 R2ch In Invert R2ch In 0 1 R2ch In R2ch In Invert 1 1 R2ch In Invert R2ch In Invert Table 23 Output Select for DAC2

MONO3 bit SELLR3 bit INVL3 bit INVR3 bit L3

(AOUTL3N, AOUTL3P pins)

R3

(AOUTR3N, AOUTR3P pins)

0 0 0 0 L3 R3 1 0 L3 Invert R3 0 1 L3 R3 Invert 1 1 L3 Invert R3 Invert 0 1 0 0 R3 L3 1 0 R3 Invert L3 0 1 R3 L3 Invert 1 1 R3 Invert L3 Invert 1 0 0 0 L3 L3 1 0 L3 Invert L3 0 1 L3 L3 Invert 1 1 L3 Invert L3 Invert 0 0 R3 R3

(54)

MONO4 bit SELLR4 bit INVL4 bit INVR4 bit L4

(AOUTL4N, AOUTL4P pins)

R4

(AOUTR4N, AOUTR4P pins)

0 0 0 0 L4 R4 1 0 L4 Invert R4 0 1 L4 R4 Invert 1 1 L4 Invert R4 Invert 0 1 0 0 R4 L4 1 0 R4 Invert L4 0 1 R4 L4 Invert 1 1 R4 Invert L4 Invert 1 0 0 0 L4 L4 1 0 L4 Invert L4 0 1 L4 L4 Invert 1 1 L4 Invert L4 Invert 1 1 0 0 R4 R4 1 0 R4 Invert R4 0 1 R4 R4 Invert 1 1 R4 Invert R4 Invert

Table 25. Output Select for DAC4

■

音質調整機能 (PCM mode、DSD mode) AK4458は好みにより、SC1-0 bitsで音質をコントロールできます。 SC1 SC0 Sound Mode 0 0 1 (default) 0 1 2 1 0 3 1 1 Reserved

(55)

■

DSD信号フルスケール (FS) 検出機能

AK4458は、DSD Mode時に各チャネルでフルスケールの信号を検出する機能を有します。

各チャネルの入力データDSDL1/2/3/4, DSDR1/2/3/4が2048回連続して“0”(-FS)or “1”(+FS)の場合、AK4458 はフルスケール検出状態となり、CPUレジスタDML1/2/3/4, DMR1/2/3/4に“1”を読み出します。またDDM bit= “1”の時、フルスケール検出状態となると、出力はMute状態になります。DSDD bit = “0”の場合はソフト遷移しますが、DSDD bit = “1”の場合はソフト遷移しません。

DDM bit= “1”の時、フルスケール検出状態からの通常動作モードへの復帰は、DMC bitで制御します。 DMC bit= “0”の時、AK4458は通常信号が入力されると、自動復帰し通常動作モードに移行します。 DMC bit= “1”の時、AK4458にDMRE bit= “1”を書き込むことで通常動作モードに移行します(DMRE bit= “1”であっても、書き込みされない場合は通常モードに移行しません)。

DSDD Mode 検出後の状態

0 Normal Path DSD Mute (default)

1 Volume Bypass PD

Table 27. DSD Mode とフルスケール検出後の状態(DDM bit= “0”)

DSD Error (DDR or DDLbit)

DSD Data DSD Data DSD Data (FS or -FS ) DSD Data

2048fs

AOUT

Figure 55. DSD FS 検出時のアナログ出力波形(DSDD bit= “1”の時)

DSD Error (DDR or DDLbit)

DSD Data DSD Data DSD Data (FS or -FS ) DSD Data

2048fs