学位論文の審査要旨

(1)

平成２７年２月２日

学位論文の審査要旨

学位論文申請者氏名：SHAIFUL NIZAM BIN MOHYAR

論文題目：Digital Algorithms for Linearity Improvement of Current-Steering Digital-to-Analog Converter

（和訳）（電流型デジタルアナログ変換回路の線形性向上デジタルアルゴリズムの研究）

論文の概要及び判定理由

高速成長している通信機器市場による高速高精度デジタルアナログ変換器(DAC)の需要は大幅に上昇している。デジタルエレクトロニクスCMOS技術の進歩の恩恵にも関わらず、

社会ではより高速で安価な、高信頼性の通信技術の要求に伴い、DACブロックの設計がますます複雑になっている。シリコンチップの小面積化、高速サンプリングかつ高分解能な電流源 DAC アーキテクチャは、広範囲で使用されている。２進加重、単項加重およびセグメント化された電流源による電流 DAC は、理想的にはミスマッチのない電流源の組み合わせによって構成される。しかし、DACパフォーマンスは、ランダムおよびグラデーションの電流源ミスマッチ、コードおよび電圧依存性による有限な出力インピーダンス、非線形な整定時間、電荷注入およびスイッチのタイミングエラーなど多くの非線形メカニズムの要因で制限されてしまう。本論文では、これら要因によるDAC非直線性の補正技術の研究成果を示す。特に、電流源DACのミラー電流源間でのしきい値電圧の差による静的および動的パフォーマンスの低下の改善法を示した。

電流源DACのデジタル的校正手法として、二つのアルゴリズムの「スイッチ切り替えポ

スト調整(SSPA)と一つの要素シフト(OES)の組合せ」と「電流源の三段階の並替え(3S-CS:

3-Stage Current Source Sorting)」を提案した。

(1)第一第一の提案第一第一の提案の提案の提案アルゴリズムアルゴリズムアルゴリズムアルゴリズム:アナログコンパレータを付加することで電流源の電流値を測定し、レジスタに格納する。校正手法を使用して、最適なスイッチング順番情報を取得する。さらに各時計サイクルに対して、要素の始点からー個要素をシフトするアルゴリズムと組み合わせる。10ビット単項加重電流源の電流ステアリングDACアーキテクチャを採用して、提案した SSPA と OES の組み合わせアルゴリズムの有効性を検証した。提案手法をシミュレーションによって、サンプリング周波 f^s 、409.6 MHz、入力周波数 fⁱⁿ、143.3 MHz と正規分布によって生成されたランダムな誤差の標準偏差、0.06 A で、82 dBc の SFDR レベルを取得した。従来方式単項加重電流源の電流ステアリング DAC と比較し、

提案手法を用いた場合では、24 dB改善が検証された。

(2)

(2)第二の提案第二の提案第二の提案第二の提案アルゴリズムアルゴリズムアルゴリズムアルゴリズム:不一致の低減手法開発研究の延長として、開発した 3S-CS デジタルアルゴリズムを半単項加重電流源の電流源 DAC アーキテクチャに適用した。デジタル電流測定回路を導入し、従来使用されたアナログコンパレータと交換し、測定された電流値をレジスタに格納する。以前の測定方法では、正確な測定値が高精度アナログコンパレータに大きく依存していた。一方、新しい方法では、測定した電流値がカウンターの数に変換された。アナログコンパレータと比較すると、よりシンプルで簡単に操作できる。

さらに、「クロックツリー」と呼ばれ、良いバランスのルーティングレイアウトができ、

電流源セルとスイッチ及び電流源―負荷抵抗間での伝搬遅延差の効果も低減することができる。ミラー構造における不一致しきい値電圧によるエラーと仮定し、ランダムの静的な不一致の影響を減らすことで提案手法の有効性を確認するため、MATLABでシミュレーションを行った。12ビットの半単項電流ステアリングDACでサンプリング周波数f^s、819.2 MHz、入力周波数fⁱⁿ、12.8 MHzおよび正規分布の標準偏差、0.001 Aから0.25 Aまでのランダムエラーで分析した。シミュレーション結果より95 dBcの SFDRが得られた。従来の単項加重の温度計符号化スイッチング方式での電流ステアリング DAC アーキテクチャを用いたものと比較し、17 dB以上の改善であった。同じ半分単項加重電流源の電流ステアリングDACアーキテクチャと比較すると、SFDRの値は校正前に得られた値より10 dB改善された。

結論として、電流源 DAC において、提案した二つの方法で電流源を再編成や並替えスイッチの選択により、ランダムな不一致エラーを効果的に補償することができた。これらの校正技術を実装するためには、提案手法 I ではアナログコンパレータが一つのみ必要になり、提案手法 IIではデジタル校正回路のみが必要のため、低電圧 CMOS プロセスでの設計に最適と言える。シミュレーション結果では、これらの校正技術がランダムな不一致のエラーを補償することというで優れた性能を示した。

以上のように、本論文では通信機器分野においてますますの性能向上が要求される高速高精度デジタルアナログ変換器の、デジタル的校正手法による性能向上技術に貢献できる工学的価値の高い研究成果であり、また学位論文申請者は最終試験においても十分な学識を示したので、博士（工学）の学位に値するものと判定した。

審査年月日平２７年２月２日

審査委員

主査群馬大学大学院理工学府教授本島邦行印副査群馬大学大学院理工学府教授安達定雄印副査群馬大学大学院理工学府客員教授小堀康功印副査群馬大学大学院理工学府准教授弓仲康史印副査群馬大学大学院理工学府教授小林春夫印

(3)

学 位 論 文 の 審 査 要 旨

学位論文の審査要旨