Virtex-6 FPGA クロッキングリソースユーザーガイド (UG362)

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Virtex-6 FPGA

クロック

リソース

ユーザー

ガイド

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改訂履歴

次の表に、この文書の改訂履歴を示します。日付バージョン改訂内容 2009 年 6 月 24 日 1.0 初版リリース 2009 年 9 月 16 日 1.1 まえがきの「このユーザーガイドについて」を更新。第 2 章で「CLKOUT4_CASCADE」の説明を更新し、いくつかの説明を明確化。25 ページの表 1-5に Virtex-6 HXT デバイスを追加。45 ページの表 2-3にメモ 1 を追加。「COMPENSATION」属性の説明を修正し、表 2-4にメモ 1 を追加。

2010 年 1 月 19 日 1.2 「I/O クロックバッファ - BUFIO」を更新。「リージョナルクロックバッファ - BUFR」を変更。「水平クロックバッファ - BUFH」を明確化。

第 2 章の「MMCM (Mixed-Mode Clock Manager)」から CLKFBOUT の分数分周 (分数 M カウンタ) 機能の説明を削除。具体的には、図 2-2を更新、表 2-2で

CLKFBOUT_MULT_F の可能な値を訂正、CLKFBOUT_USE_FINE_PS の説明を訂正。式2-6と式2-7を明確化。「CLKINSEL – クロック入力切り替え」を更新。57

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トアップ/ホールドタイムの条件を更新。第 2 章の「はじめに」で 3 つ目の段落 (キャリブレーション回路に関する記述) を追加。「クロックネットワークのスキュー調整」を更新。「固定またはダイナミックモードの補間型ファイン位相シフト」で VCO の例を変更。表 2-4で、CLKFBOUT_MULT_F の可能な値を更新すると共に、ソフトウェアモデルに合わせて文字列型の表記をブール型に変更。「ダイナミックリコンフィギュレーションポート」を更新。 2010 年 4 月 7 日 1.4 ページ35と表 2-4で STARTUP_WAIT 属性に設定可能な値を更新。

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(5)

改訂履歴. . . 2

このユーザー

ガイドについて

ユーザーガイドの内容 . . . 7 その他の資料. . . 7 その他のリソース . . . 8

第

1 章

:

クロック

リソース

グローバルクロック、リージョナルクロック、I/O クロック . . . 9 グローバルクロック . . . .9 リージョナルクロックと I/O クロック. . . .9 クロッキングアーキテクチャ . . . .10 グローバルクロックリソース . . . 11 グローバルクロック入力. . . .12 グローバルクロック入力バッファのプリミティブ . . . .12 クロックゲーティングによる消費電力削減 . . . .12 グローバルクロックバッファ. . . .12 グローバルクロックバッファのプリミティブ. . . .13 その他の使用モデル. . . .21 クロックツリーとネット - GCLK . . . .24 クロック領域 . . . .24 リージョナルクロックリソース . . . 25 CC (Clock-Capable、クロック兼用) I/O . . . .26 I/O クロックバッファ - BUFIO . . . .26 BUFIO プリミティブ. . . .26 BUFIO の使用モデル. . . .27 リージョナルクロックバッファ - BUFR . . . .28 BUFR プリミティブ . . . .28 BUFR の属性とモード . . . .29 BUFR の使用モデル . . . .30 リージョナルクロックネット. . . .31 水平クロックバッファ - BUFH. . . .32 高性能クロック . . . .33 VHDL および Verilog テンプレート . . . 34

第

2 章

: MMCM (Mixed-Mode Clock Manager)

はじめに. . . 35 MMCM . . . .36 一般的な使用法について. . . 38 MMCM プリミティブ . . . .38 MMCM_BASE プリミティブ. . . .38 MMCM_ADV プリミティブ. . . .39 クロックネットワークのスキュー調整. . . .39 整数分周のみを使用した周波数合成 . . . .40 分数分周を使用した周波数合成. . . .40 ジッタフィルタ . . . .40 制限. . . .41 VCO 動作範囲. . . .41 最小および最大入力周波数 . . . .41 デューティサイクルのプログラム . . . .41 位相シフト. . . .41

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MMCM のプログラミング . . . .43 入力周波数の決定 . . . .43 M および D 値の指定 . . . .44 MMCM のポート . . . .45 MMCM の各ポートの説明 . . . .46 MMCM の属性. . . .50 MMCM のクロック入力信号. . . .52 カウンタ制御 . . . .53 VCO と出力カウンタの波形についての詳細 . . . 54 リファレンスクロックの切り替え . . . 55 入力クロックまたはフィードバッククロックの欠如. . . .55 MMCM の使用モデル. . . 55 クロックネットワークのスキュー調整. . . .55 内部フィードバックを使用した MMCM . . . .56 ゼロ遅延バッファ. . . .57 MMCM 同士の接続. . . .58 MMCM のアプリケーション例. . . .60 ダイナミックリコンフィギュレーションポート . . . .60

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このユーザーガイドは、Virtex®-6 FPGA クロックリソースについて説明したテクニカルリファレンスです。

ユーザー

ガイドの内容

このユーザーガイドは、次の各章から構成されています。 • 第 1 章「クロックリソース」

• 第 2 章「MMCM (Mixed-Mode Clock Manager)」

その他の資料

次の資料も、http://japan.xilinx.com/support/documentation/virtex-6.htmからダウンロードできます。 • 『Virtex-6 ファミリ概要』 Virtex-6 ファミリの特徴と製品群の概要を説明しています。 • 『Virtex-6 FPGA データシート: DC 特性およびスイッチ特性』 Virtex-6 ファミリの DC 特性およびスイッチ特性の仕様が記載されています。 • 『Virtex-6 FPGA パッケージおよびピン配置仕様』デバイス/パッケージの組み合わせおよび最大 I/O 数の表、ピン定義、ピン配置表、ピン配置図、機械的図面、温度仕様が記載されています。 • 『Virtex-6 FPGA コンフィギュレーションガイド』この包括的なコンフィギュレーションガイドは、コンフィギュレーションインターフェイス (シリアルと SelectMAP)、ビットストリームの暗号化、バウンダリスキャンおよび JTAG コンフィギュレーション、リコンフィギュレーションテクニック、SelectMAP インターフェイスおよび JTAG インターフェイスでのリードバックの各章で構成されています。

• 『Virtex-6 FPGA SelectIO リソースユーザーガイド』

Virtex-6 の各デバイスで使用可能な SelectIO™ リソースについて説明しています。 • 『Virtex-6 FPGA コンフィギャブルロジックブロックユーザーガイド』すべての Virtex-6 デバイスで使用可能なコンフィギャブルロジックブロック (CLB) の機能について説明しています。 • 『Virtex-6 FPGA メモリリソースユーザーガイド』ブロック RAM と FIFO の機能について説明しています。

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• 『Virtex-6 FPGA GTH トランシーバユーザーガイド』 FF1154 パッケージの XC6VHX250T および XC6VHX380T を除くすべての Virtex-6 HXT FPGA で使用可能な GTH トランシーバについて説明しています。 • 『Virtex-6 FPGA GTX トランシーバユーザーガイド』 XC6VLX760 を除くすべての Virtex-6 FPGA で使用可能な GTX トランシーバについて説明しています。

• 『Virtex-6 FPGA エンベデッドトライモードイーサネット MAC ユーザーガイド』

XC6VLX760 を除くすべての Virtex-6 FPGA で使用可能な専用トライモードイーサネット MAC (メディアアクセスコントローラ) について説明しています。

• 『Virtex-6 FPGA DSP48E1 スライスユーザーガイド』

Virtex-6 FPGA の DSP48E1 スライスのアーキテクチャについて説明し、コンフィギュレーション例も記載しています。

• 『Virtex-6 FPGA システムモニタユーザーガイド』

すべての Virtex-6 デバイスで使用可能な System Monitor 機能の概要について説明しています。 • 『Virtex-6 FPGA PCB デザインガイド』 PCB およびインターフェイスレベルのデザインを決定する方法に焦点を当てた Virtex-6 デバイスの PCB デザイン情報を提供します。

その他のリソース

シリコンやソフトウェア、IP に関するアンサーデータベースを検索したり、テクニカルサポートのウェブケースを開く場合は、次の Web サイトにアクセスしてください。 http://japan.xilinx.com/support

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クロック

リソース

グローバル

クロック、リージョナル

クロック、

I/O

クロック

Virtex®-6 デバイスは、クロックの使用を目的として複数の領域に分割されています。クロック領域数はデバイスのサイズによって異なり、最小デバイスで 6 領域、最大デバイスでは 18 領域となっています。領域の高さは CLB 40 個分で、中央に HROW (Horizontal Clock Row) があります。グローバル I/O およびリージョナルクロックリソースは、複雑なものからシンプルなものまでさまざまな要件を管理します。ローカル配線などのクロック以外のリソースは、クロック機能の実行には推奨されていません。

グローバル

クロック

Virtex-6 デバイスには 32 本のグローバルクロックラインがあり、これらを使用してデバイス全体のすべてのシーケンシャルリソース (CLB、ブロック RAM、DSP、I/O) にクロックを供給できます。これら 32 本のグローバルクロックラインのうち 12 本が任意のクロック領域で使用可能です。グローバルクロックを駆動できるのは、グローバルクロックバッファのみです。グローバルクロックは、クロックイネーブル回路またはグリッチのないマルチプレクサとしても使用できます。また、グローバルクロックを使用することで、2 つのクロックリソース間の選択ができるだけでなく、問題のあったクロックソースからの切り替えも可能です。通常、グローバルクロックバッファは、クロック分配遅延をなくすため、あるいは別のクロックに対する遅延を調整するために CMT (クロックマネージメントタイル) で駆動されます。グローバルクロック数は CMT より多くなっていますが、多くの場合、1 つの CMT で複数のグローバルクロックを駆動します。

リージョナル

クロックと

_I/O

クロック

各領域には最大 8 つの差動リージョナルクロックバッファと 6 つのリージョナルクロックツリーがあります。Virtex-6 FPGA の I/O バンクは、正確に 1 クロック領域に広がっています。それぞれのバンクには 4 つの CC (Clock Capable) クロック入力があります。各入力は、同じバンクまたは領域内にある 4 つの I/O クロック、4 つのリージョナルクロック、1 つの CMT を差動方式またはシングルエンド方式で駆動できます。4 つの I/O クロックのうち 2 つは上下に隣接するバンクを駆動でき、残りの 2 つはローカルバンクのみを駆動できます。また、リージョナルクロックは、隣接領域のリージョナルクロックツリーを駆動可能です。CC (Clock Capable) I/O がシングルエンドクロックで駆動されている場合、そのクロックは、差動クロックピンペアの正 (P) 側に接続する必要があります。負 (N) 側は、汎用 I/O として使用するか未接続にできます。

リージョナルクロックバッファは、入力クロックレートを 1 ～ 8 の任意の整数値で分周するようにプログラムできます。この機能と IOB のプログラマブルな SerDes (『Virtex-6 FPGA SelectIO リソースユーザーガイド』の第 3 章を参照) を組み合わせると、ロジックリソースを追加せずにソース同期システムにおけるクロックドメインの切り替えができます。

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クロッキング

アーキテクチャ

Virtex-6 デバイスには、専用のコンフィギュレーションピンを含む中央カラムがあります。その上下の領域は CLB となっています (ロジックのみ)。中央カラムの右隣には CMT カラムがあり、1 領域につき 1 つの CMT があります。各 CMT には 2 つの MMCM (Mixed-Mode Clock Manager) が含まれます。詳細は、第 2 章「MMCM (Mixed-Mode Clock Manager)」を参照してください。また、 CMT カラムにはグローバルクロックツリーの垂直スパインが 32 本含まれます。垂直方向で見る

と、Virtex-6 FPGA は領域単位で構成されています (1 領域の高さは CLB 40 個分/1 バンク分)。各領域の中心には HROW (Horizontal Clock Row) があり、この中には 12 本の水平クロックスパイン、6 つのリージョナルクロック (BUFR)、および水平クロック (最大 12 BUFH) が含まれます。 BUFH は水平クロックスパインと同じリソースを使用します。このアーキテクチャには、新しいタ

イプの水平クロックツリーとして高性能クロックが導入されており、MMCM から I/O へのクロックパスにおけるジッタの低減を実現しています。詳細は、『Virtex-6 FPGA SelectIO ユーザーガイド』を参照してください。

すべての Virtex-6 FPGA には、中央カラムの左右に 2 つの I/O カラム (左側が IOCL、右側が IOCR) があり、これらの間に CLB が配置されています。LX、LXT、SXT デバイスは左端に IOOL (I/O Outer Column) と呼ばれるカラムがあり、デバイスによっては右端にも I/O カラムを持つものがあります。右端に I/O カラムを持たないデバイスでは、代わりにギガビットトランシーバ (GT) カラムがあります。各領域/バンクの中央には、HROW があります。HROW には、グローバルクロックバッファ (BUFG) および BUFH の垂直グローバルクロックスパインが含まれます (BUFG が使用されるときは BUFH も使用されます)。内側の I/O カラムには 8 つのグローバルクロックピンペア (GC) が 4 つのバンクにまたがって配置されており、各種 I/O 規格に柔軟に対応できるようになっています。どの I/O カラムにも 4 つの CC (Clock-Capable) ピンペアがあり、これらは BUFIO および BUFR に接続可能です。各バンクでは、4 つの CC ピンのうち 2 つが隣接する領域の BUFIO に接続できます。さらに、中央カラムの BUFR と CC ピンは同じ領域内の MMCM を直接駆動できるほか、BUFG を駆動する垂直グローバルクロックスパインを経由して間接的に BUFG を駆動することもできます。図 1-1に、バンキングおよびグローバルクロッキングアーキテクチャの例を概略図で示します。図 1-2は、内側に 2 つの I/O カラムを持つ 1 つの領域でのクロッキングを詳細に示したものです。

X-Ref Target - Figure 1-1

図 1-1 : ブロックレベルのバンキングおよびグローバルクロッキングアーキテクチャの例

IOOL

Banks

IOCL

Banks

Center

Bank

IOCR

Banks

GTX

Banks

HROW BUFH Region 40 CLBs BUFH 12 Horizontal

Global Clock Tree Spines and 6 RCLK Tracks 10 Direct Connects From the Transceivers Device Center Global Clock Pins Bank 40 I/Os CLB CLB CFG CFG CFG CFG CLB CLB CLB CLB MMCM09 CMT MMCM08 MMCM07 CMT MMCM06 MMCM05 CMT MMCM04 MMCM03 CMT MMCM02 MMCM01 CMT MMCM00

BUFH Utilizes the Horizontal

Global Clock Spines 32 Vertical Global

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グローバル

クロック

リソース

グローバルクロックは、すべてのクロック入力と FPGA のさまざまなリソースを接続するための専用ネットワークです。これらのネットワークは、スキュー、デューティサイクルの歪み、消費電力を抑え、ジッタ耐性が向上するように設計されています。また、非常に高い周波数の信号をサポートするようにも設計されています。グローバルクロックの信号パスを理解すると、さまざまなグローバルクロックリソースについても理解できるようになります。グローバルクロックリソースとネットワークには、次のパスおよびコンポーネントが含まれます。 • 「グローバルクロック入力」 • 「グローバルクロックバッファ」 • 「クロックツリーとネット - GCLK」 • 「クロック領域」 X-Ref Target - Figure 1-2

図 1-2 : 内側に 2 つの I/O カラムを持つ領域のクロッキング構造

CMT

IOCL

Bank

40 I/Os

IOCR

Bank

40 I/Os MMCM X0Yn In Same Region MMCM X0Yn In Same Region To Bank Above SRCC Pin Pair MRCC Pin Pair MRCC Pin Pair SRCC Pin Pair SRCC Pin Pair Two Single Region BUFIOs Two Multi-Region BUFIOs

Two BUFRs _{Two BUFRs}

MRCC Pin Pair HROW HROW To Outer Columns Clocking Region 40 CLBs High To Outer Columns MRCC Pin Pair SRCC Pin Pair To Bank Above To Bank Below SRCC = Single Region Clock Capable I/O MRCC = Multi Region Clock Capable I/O

Single ended clocks must be connected to the P-side of the differential pair.

To Bank Below

4 4

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グローバル

クロック入力

Virtex-6 FPGA には、クロック入力として使用しない場合は通常のユーザー I/O として使用できる特別なグローバルクロック入力があります。各デバイスには 8 つのグローバルクロック入力があります。クロック入力は、差動 I/O 規格も含め、任意の I/O 規格にコンフィギュレーション可能です。各クロック入力は、シングルエンド方式または差動方式のいずれかにでき、必要であれば 8 つのクロック入力すべてを差動方式とすることもできます。出力として使用する場合、グローバルクロック入力ピンは、任意の出力規格にコンフィギュレーション可能です。各グローバルクロック入力ピンは、シングルエンド出力規格またはすべての差動出力規格をサポートします。グローバルクロック入力は内側の I/O カラムにある 4 つのバンクに分散されており、I/O 規格を柔軟に選択できるようになっています。

グローバル

クロック入力バッファのプリミティブ

表 1-1に、入力クロック I/O の入力バッファのプリミティブを示します。

IOSTANDARD 属性を適切な規格に設定すると、これら 2 つのプリミティブを Virtex-6 FPGA の SelectIO™ リソースと組み合わせて使用できるようになります。使用可能な I/O 規格の詳細は、『Virtex-6 FPGA SelectIO リソースユーザーガイド』の第 1 章を参照してください。

クロック

ゲーティングによる消費電力削減

Virtex-6 FPGA のクロックアーキテクチャでは、デザインへの電力供給を部分的に停止するクロックゲーティングを簡単な方法で実装できます。ほとんどの場合、デザインには未使用の BUFGCE リソースがいくつか含まれます。BUFGCE は、入力を 1 つのクロックで駆動可能で、出力は複数の異なるロジック領域を駆動できます。たとえば、常時動作させる必要のあるロジックをすべて少数のクロック領域に制約しておけば、BUFGCE 出力によってこれらの領域を駆動できます。BUFGCE のイネーブル信号をトグルすることで、ロジック領域のダイナミック消費電力を完全に停止できるため、消費電力を簡単に削減できます。

消費電力の削減量は、XPE (Xilinx Power Estimator) や XPower (Xilinx Power Analyzer) を使用して概算できます。電力の差分は対応するクロックネットの周波数を 0MHzに設定するか、ツールに適切なスティミュラスを入力して算出します。

グローバル

クロック

バッファ

各 Virtex-6 デバイスには 32 個のグローバルクロックバッファがあります。グローバルクロック入力は、差動入力ピンペアの P 側からグローバルクロックバッファ入力のいずれかに直接接続できます。グローバルクロックピン入力は 8 つあります。従来の Virtex アーキテクチャとは異なり、上下半分の同じ側という制約はありません。差動グローバルクロックピンのペアは、それぞれ PCB 上の差動またはシングルエンドクロックのいずれかに接続できます。シングルエンドクロックを使用する場合、ピンペアの P 側を使用する必要があります。これは、直接接続されているのがこのピンだけであるためです。ピンの命名規則については、Virtex-6 パッケージ仕様を参照してください。シングルエンドクロックを差動ピンペアの P 側に接続した場合、N 側を別のシングルエンドクロックピンとして使用することはできませんが、ユーザー I/O としては使用可能です。表 1-1 : クロックバッファのプリミティブプリミティブ入力出力説明 IBUFG I O シングルエンド I/O の入力クロックバッファ IBUFGDS I、IB O 差動 I/O の入力クロックバッファ

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デバイスの上半分にある MMCM はデバイスの上半分にある BUFG しか駆動できず、下半分の MMCM は下半分の BUFG しか駆動できません。同様に、MMCM へのフィードバックとして使用できるのは、MMCM とデバイスの同じ側 (上半分または下半分) にある BUFG に限られます。グローバルクロックバッファを使用すると、クロックや信号などのソースからグローバルクロックツリーおよびネットへのアクセスが可能になります。グローバルクロックバッファへの入力に使用できるソースは、次のとおりです。 • グローバルクロック入力 • 内側の I/O カラムと同じ領域にある CC 入力 • クロックマネージメントタイル (CMT) : 1 つの CMT に含まれる 2 つの MMCM がデバイスの同じ側にある BUFG を駆動 • ほかのグローバルクロックバッファ出力 (BUFG) • 汎用インターコネクト • リージョナルクロックバッファ (BUFR) • ギガビットトランシーバ Virtex-6 FPGA のクロック兼用 (CC) 入力は、MMCM カラムにある垂直クロックネットワークを経由して間接的にグローバルクロックバッファを駆動できます。32 個の BUFG はデバイスのそれぞれ 16 個ずつ 2 つのグループに分かれています。BUFG に直接接続するリソース (GTX トランシーバなど) にはすべてこの上半分/下半分の制限があります。たとえば、上半分にある MMCM は同じデバイスの上半分にある 16 個の BUFG しか駆動できません。同様に、下半分の MMCM で駆動できるのは下半分の 16 個の BUFG のみに限られます。すべてのグローバルクロックバッファは、Virtex-6 デバイスの全クロック領域を駆動可能です。ただし、1 つのクロック領域で駆動できるクロックは 12 までです。クロック領域はクロックツリーのブランチであり、上下 20 個ずつの CLB 行で構成されています (高さは CLB 40 個分)。その幅はデバイスの半分です。クロックバッファは、2 つのクロック入力を備えた同期または非同期のグリッチのない 2:1 マルチプレクサとして使用できるように設計されています。Virtex-6 デバイスの制御ピンには幅広い機能があり、効率的な入力切り替えが可能です。次のセクション以降は、Virtex-6 FPGA のクロックバッファの各種構成、プリミティブ、使用モデルについて説明しています。

グローバル

クロック

バッファのプリミティブ

表 1-2に、グローバルクロックバッファのプリミティブを示します。表 1-2 : グローバルクロックバッファのプリミティブプリミティブ入力出力制御

BUFGCTRL I0、I1 O CE0、CE1、IGNORE0、IGNORE1、S0、S1

BUFG I O – BUFGCE I O CE BUFGCE_1 I O CE BUFGMUX I0、I1 O S BUFGMUX_1 I0、I1 O S BUFGMUX_CTRL I0、I1 O S メモ : 1. すべてのプリミティブは、BUFGCTRL のソフトウェアプリセットから派生したものです。

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BUFGCTRL

BUFGCTRL プリミティブ (図 1-3を参照) では、2 つの非同期クロックの切り替えが可能です。その他のグローバルクロックバッファプリミティブはすべて BUFGCTRL のコンフィギュレーションから派生したものです。これらのプリミティブのコンフィギュレーションは、ISE

®

ソフトウェアツールにより管理されます。

BUFGCTRL には、S0、S1、CE0、CE1 の 4 つのセレクトラインと IGNORE0 および IGNORE1 の 2 つの制御ラインがあります。これらの 6 つの制御ラインを使用して入力 I0 と I1 を制御します。

BUFGCTRL は、2 つのクロック入力をグリッチなしで切り替えるよう設計されています。S0 と S1 の変化後に選択されているクロックが High から Low に切り替わると、出力はもう1 つのクロックが High から Low に遷移するまで Low を維持します。その後、新しいクロックが出力を駆動し始めます。デフォルトのコンフィギュレーションでは BUFGCTRL は立ち下がりエッジを認識、入力が切り替わる前は Low に保持されるようになっていますが、立ち上がりエッジを使用して High を保持するようにも設定できます。アプリケーションによっては、上記のような切り替え条件が適さない場合もあります。その場合は、 IGNORE ピンをアサートすると BUFGCTRL は 2 つのクロック入力の切り替え条件を検出しなくなります。つまり、IGNORE をアサートするとセレクトピンの変化と同時にマルチプレクサの入力が切り替わります。IGNORE0 をアサートすると I0 入力から切り替わり、IGNORE1 をアサートすると I1 入力から切り替わります。

入力クロックは、S0 と CE0 か S1 と CE1 のペアのどちらかが High にアサートされなければ選択できません。S か CE のどちらかが High にアサートされていないときは、必要な入力が選択されません。通常は、両方のペア (4 つのすべてのセレクトライン) が同時に High にアサートされることはありません。セレクトラインとして使用するのはセレクトペアの一方のピンのみで、もう一方は High に固定されます。表 1-3はその真理値表です。

図 1-3 : BUFGCTRL プリミティブ表 1-3 : クロックリソースの真理値表 CE0 S0 CE1 S1 O 1 1 0 X I0 1 1 X 0 I0 IGNORE1 IGNORE0 CE1 CE0 S1 S0 I1 I0 O BUFGCTRL UG362_c1_03_040209

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S と CE はどちらも目的の出力を選択するために使用しますが、ピンの動作はやや異なります。CE を使用すると、S を使用するよりも高速にクロックを切り替えることができます。CE ピンでセットアップ/ホールドタイム違反があると、クロック出力でグリッチが発生します。一方、S ピンを使用すると、セットアップ/ホールドタイムと無関係に、2 つのクロック入力を切り替えることができます。この際、グリッチは発生しません。詳細は、「BUFGMUX_CTRL」を参照してください。 CE ピンは従来の Virtex アーキテクチャとの互換性があります。図 1-4のタイミング図は、BUFGCTRL プリミティブを使用した場合のクロックの切り替わりを示しています。正確なタイミング値は、スピードファイルから求めることができます。 • タイムイベント 1 の前は、出力 O に入力 I0 が選択されています。

• タイムイベント 1 の立ち上がりエッジより T_{BCCCK_CE}前に、CE0 と S0 が Low にディアサートされます。これとほぼ同時に、CE1 と S1 が High にアサートされます。

• タイムイベント 3 より T_{BCCKO_O}後に、出力 O が入力 I1 に切り替わります。これは、I0 が High から Low になり (イベント 2)、I1 が High から Low になると発生します。

0 X 1 1 I1 X 0 1 1 I1 1 1 1 1 前の入力(1) メモ : 1. 前の入力とは、このステートに移行する前の有効な入力クロックのことです。 2. これ以外のステートではすべて、出力が INIT_OUT 値になり、トグルしません。表 1-3 : クロックリソースの真理値表 (続き) CE0 S0 CE1 S1 O

図 1-4 : BUFGCTRL のタイミング図

I0

I1

S0

S1

IGNORE0

IGNORE1

O

CE0

CE1

1 2 3 4 5 6 T_{BCCCK_CE} UG362_c1_04_040209

T_{BCCKO_O} T_{BCCKO_O} T_{BCCKO_O}

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• タイムイベント 4 で IGNORE1 がアサートされます。

• タイムイベント 5 で CE0 と S0 が High にアサートされ、CE1 と S1 が Low にディアサートされます。タイムイベント 6 より T_{BCCKO_O}後に、出力 O の入力が I1 から I0 に切り替わります。この際、I1 が High から Low に切り替わる必要はありません。 BUFGCTRL には、ほかに次のような機能があります。 • I0 と I1 入力は、コンフィギュレーション後、デバイスが動作を開始する前にあらかじめ選択されます。 • コンフィギュレーション後の最初の出力には、High または Low のどちらでも選択できます。 • CE0 と CE1 のみを使用してクロックを選択 (S0 と S1 を High に固定) した場合、前に選択さ

れたクロックの High から Low への遷移を待つことなく別のクロックを選択できます。表 1-4に、BUFGCTRL プリミティブの属性を示します。

BUFG

BUFG は、クロック入力とクロック出力を各 1 つ持つ入力クロックバッファです。このプリミティブは BUFGCTRL に対して、一部のピンをロジック High または Low に固定したものです。図 1-5

に、BUFG と BUFGCTRL の関係を示します。BUFG には LOC 制約を使用できます。表 1-4 : BUFGCTRL 属性属性名説明設定可能な値 INIT_OUT コンフィギュレーション後に BUFGCTRL 出力を特定の値に初期化します。立ち上がりエッジと立ち下がりエッジのいずれを使用するかを設定します。また、クロックの選択を切り替えたときの出力レベルを設定します。 0 (デフォルト)、1 PRESELECT_I0 TRUE の場合、コンフィギュレーション後の BUFGCTRL の出力に I0 入力が選択されます。(1) FALSE (デフォルト)、 TRUE PRESELECT_I1 TRUE の場合、コンフィギュレーション後の BUFGCTRL の出力に I1 入力が選択されます。(1) FALSE (デフォルト)、 TRUE メモ : 1. 2 つの PRESELECT 属性を同時に TRUE にはできません。 2. LOC 制約を使用できます。

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図 1-6のタイミング図に示すように、出力には入力と同じ波形が現れます。

BUFGCE および BUFGCE_1

BUFG とは異なり、BUFGCE はクロック入力、クロック出力、クロックイネーブルラインを 1 つずつ持つクロックバッファです。このプリミティブは BUFGCTRL に対して、一部のピンをロジック High または Low に固定したものです。図 1-7に、BUFGCE と BUFGCTRL の関係を示します。 BUFGCE と BUFGCE_1 には LOC 制約を使用できます。

図 1-5 : BUFG と BUFGCTRL の関係

図 1-6 : BUFG のタイミング図

図 1-7 : BUFGCE と BUFGCTRL の関係 IGNORE1 IGNORE0 CE1 CE0 S1 S0 I1 I0 O BUFG UG362_c1_05_040209 VDD GND VDD V_DD VDD I O I GND GND BUFG(I) BUFG(O) T_{BCCKO_O} UG362_c1_06_040209 IGNORE1 IGNORE0 CE1 CE0 S1 S0 I1 I0 O BUFGCE BUFGCE as BUFGCTRL UG362_c1_07_040209 VDD GND VDD CE VDD O I I CE GND GND

(18)

BUFGCE の切り替え条件は BUFGCTRL と同様です。入力クロックの立ち上がりエッジ前に CE 入力が Low になる場合は、その後の入力クロックパルスは出力に送信されず、出力は Low に保たれます。入力クロックが High の間に CE が変化しても、クロックが Low になるまで出力に影響はありません。クロックがディスエーブルになると出力は Low のままとなります。ただし、クロックがディスエーブルになる時点でのクロック High パルスは出力されます。クロックイネーブルラインに BUFGCTRL の CE ピンを使用するため、セレクト信号はセットアップタイム要件を満たす必要があります。この条件に違反するとグリッチが発生します。図 1-8に、 BUFGCE のタイミング図を示します。 BUFGCE_1 は BUFGCE と類似していますが、入力の切り替え条件のみ異なります。入力クロックの立ち下がりエッジ前に CE 入力が Low の場合は、その後の入力クロックパルスは出力に送信されず、出力は High のままです。入力クロックが Low の間に CE が変化しても、クロックが High になるまで出力に影響はありません。クロックがディスエーブルになると出力は High のままとなります。ただし、クロックがディスエーブルになる時点でのクロック Low パルスは出力されます。図 1-9に、BUFGCE_1 のタイミング図を示します。 BUFGMUX および BUFGMUX_1 BUFGMUX はクロック入力 2 つと、クロック出力、クロックイネーブルラインを 1 つずつ持つクロックバッファです。このプリミティブは BUFGCTRL に対して、一部のピンをロジック High または Low に固定したものです。図 1-10 に、BUFGMUX と BUFGCTRL の関係を示します。 BUFGMUX と BUFGCTRL のどちらにも LOC 制約を使用できます。

図 1-8 : BUFGCE のタイミング図

図 1-9 : BUFGCE_1 のタイミング図 BUFGCE(I) BUFGCE(CE) BUFGCE(O) UG362_c1_08_040209 T_{BCCKO_O} T_{BCCCK_CE} BUFGCE_1(I) BUFGCE_1(CE) BUFGCE_1(O) UG362_c1_09_040209 T_{BCCKO_O} T_{BCCCK_CE}

(19)

BUFGMUX は CE ピンをセレクトピンとして使用するため、セレクトを使用する場合は、セットアップタイム要件を満たしている必要があります。セットアップタイム違反があると、グリッチが発生する可能性があります。

BUFGMUX の入力切り替え条件は BUFGCTRL の CE ピンと同様です。図 1-11に、BUFGMUX のタイミング図を示します。

図 1-11の説明

• 現在のクロックは I0 です。 • S が High に変化します。

• マルチプレクサは I0 が Low から High にアサートされるのを待ちます。

• I0 が High になると、I1 が High になるまでマルチプレクサの出力は High に保たれます。 • I1 が Low から High に切り替わると、出力は I1 に切り替わります。

• セットアップ/ホールドタイム要件が満たされている場合、出力にグリッチやショートパルスは発生しません。

図 1-10 : BUFGMUX と BUFGCTRL の関係

図 1-11 : BUFGMUX のタイミング図 IGNORE1 IGNORE0 CE1 S CE0 S1 S0 I1 I0 O BUFGMUX UG362_c1_10_040209 VDD VDD O I1 I0 S GND GND S I 0 I1 O TBCCKO_O ug362_c1_11_040209 TBCCKO_O TBCCCK_CE begin switching using I1

(20)

BUFGMUX_1 は立ち上がりエッジを認識し、入力が切り替わるまで High に保持されます。図 1-12

に、BUFGMUX_1 のタイミング図を示します。BUFGMUX および BUFGMUX_1 には LOC 制約を使用できます。

図 1-12の説明

• 現在のクロックは I0 です。 • S が High に変化します。

• マルチプレクサは I0 が High から Low にディアサートされるのを待ちます。

• I0 が Low になると、I1 が Low になるまでマルチプレクサの出力は Low に保たれます。 • I1 が High から Low に切り替わると、出力が I1 に切り替わります。 • セットアップ/ホールドタイム要件が満たされている場合、出力にグリッチやショートパルスは発生しません。 BUFGMUX_CTRL BUFGMUX_CTRL は、従来の BUFGMUX_VIRTEX4 プリミティブに代わるものです。 BUFGMUX_CTRL は 2 つのクロック入力と 1 つのクロック出力、そして 1 つのセレクトラインを持つクロックバッファです。このプリミティブは BUFGCTRL に対して、一部のピンをロジック High または Low に固定したものです。図 1-13に、BUFGMUX_CTRL と BUFGCTRL の関係を示します。

図 1-12 : BUFGMUX_1 のタイミング図

図 1-13 : BUFGMUX_CTRL と BUFGCTRL の関係 S I0 I1 O ug362_c1_12_040209 TBCCCK_CE TBCCKO_O IGNORE1 IGNORE0 CE1 S CE0 S1 S0 I1 I0 O BUFGMUX_CTRL ug362_c1_13_051809 VDD V_DD O I1 I0 S GND GND

(21)

BUFGMUX_CTRL では、S ピンがセレクトピンとして使用されます。S はグリッチを発生させずにいつでも切り替え可能です。S のセットアップ/ホールドタイムによって、新しいクロックへの切り替え前に、その前のクロックの余分なパルスが出力されるかが決まります。図 1-14のように、セットアップタイム T_{BCCCK_S}より前、I0 が High から Low になる前に S が変化した場合、I0 の余分なパルスは出力されません。S がホールドタイムの後に変化した場合は、余分なパルスが出力されます。S がセットアップ/ホールドタイムに違反すると、余分なパルスが出力されることもありますが、グリッチは発生しません。いずれの場合でも、出力は遅い方のクロックの 3 クロックサイクル分以内に新しいクロックに変わります。 S0 と S1 のセットアップ/ホールドタイムの要件は、CE0 と CE1 のような立ち上がりエッジではなく、立ち下がりエッジが基準となっています。 BUFGMUX_CTRL の入力切り替え条件は BUFGCTRL の S ピンと同様です。図 1-14に、 BUFGMUX_CTRL のタイミング図を示します。 BUFGMUX_CTRL には、その他次のような機能があります。 • コンフィギュレーション後の I0 および I1 入力をあらかじめ選択できます。 • コンフィギュレーション後の最初の出力は、High または Low のどちらにでも設定できます。

その他の使用モデル

BUFGCTRL を使用した非同期 MUX アプリケーションによっては、クロック入力の即座の切り替えや BUFGCTRL のエッジ認識の無視が必要となります。たとえば、クロック入力の 1 つがトグルを停止しているような場合、BUFGCTRL ではクロックエッジが認識されないため、クロック出力の切り替え条件は成立しません。このような場合には非同期 MUX (マルチプレクサ) を使用します。図 1-15に、BUFGCTRL を使用した非同期 MUX のデザイン例を示します。図 1-16は、非同期 MUX のタイミング図です。

図 1-14 : BUFGMUX_CTRL のタイミング図

S

I 0

I1

O

ug362_c1_14_040209 T_{BCCKO_O} T_{BCCKO_O}

(22)

図 1-16の説明 • 現在のクロックは I0 です。 • S が High に変化します。 • 直後にクロック出力が I1 に切り替わります。 • IGNORE 信号が High にアサートされると、グリッチを発生させないようにする機能はディスエーブルになります。

図 1-15 : BUFGCTRL を使用した非同期マルチプレクサのデザイン例 X-Ref Target - Figure 1-16

図 1-16 : 非同期マルチプレクサのタイミング図 IGNORE1 IGNORE0 CE1 S CE0 S1 S0 I1 I0 S I1 I0 O Asynchronous MUX Design Example ug362_c1_15_040209 VDD VDD VDD VDD O UG362_c1_16_040209 T_{BCCKO_O} T_{BCCKO_O}

I0

I1

S

O

at I0 Begin I1

(23)

クロックイネーブル付き BUFGMUX_CTRL クロックイネーブル付きの BUFGMUX_CTRL を使用すると、入力クロックを選択できます。クロックイネーブルを使用し、出力をディスエーブルにすることも可能です。図 1-17に、 BUFGCTRL を使用したデザイン例を示します。図 1-18は、そのタイミング図です。図 1-18の説明 • タイムイベント 1 で出力 O に入力 I0 が選択されます。 • タイムイベント 2 の前に S が High にアサートされます。 • タイムイベント 2 より T_{BCCKO_O}後に、出力 O が入力 I1 に切り替わります。これは、I0 が High から Low になり、I1 が High から Low になると発生します。

• タイムイベント 3 より T_{BCCCK_CE}前に、CE が Low にアサートされます。クロック出力は Low に切り替わり、I1 が High から Low に切り替わった後も Low に保持されます。

図 1-17 : CE 付き BUFGMUX_CTRL と BUFGCTRL IGNORE1 IGNORE0 CE1 S CE CE CE0 S1 S0 I1 I0 O BUFGMUX_CTRL+CE Design Example ug362_c1_17_051509 O I1 I0 S GND GND

図 1-18 : CE 付き BUFGMUX_CTRL のタイミング図 ug362_c1_18_040209 T_{BCCKO_O} T_{BCCCK_CE} T_{BCCKO_O} at I0 Clock Off

I0

I1

S

CE

O

Begin I1

1

2

3

(24)

クロック

ツリーとネット

- GCLK

Virtex-6 クロックツリーは、スキューおよび消費電力が少なくなるよう設計されています。未使用ブランチの接続は切断されます。また、クロックツリーは、ロジックリソースすべてが使用される場合にロードおよびファンアウトを制御するようにも設計されています。グローバルクロックラインとバッファはすべて、差動方式でインプリメントされます。これにより、デューティサイクルおよび同相ノイズ除去が改善します。 Virtex-6 アーキテクチャでは、グローバルクロックラインのピンはロジックリソースのクロックピンだけでなく、CLB のほかのピン (SR や CE などの制御ピン) も駆動できます。このアーキテクチャは、高速信号接続や大容量のロードおよび大きいファンアウトが必要なアプリケーションに適しています。

クロック領域

Virtex-6 デバイスでは、クロック領域の使用によってクロック分配が改善されています。各クロック領域には最大 12 のグローバルクロックドメインを含めることができます。これら 12 のグローバルクロックは、32 個のグローバルクロックバッファを自由に組み合わせて駆動できます。クロック領域の寸法は CLB 20 個分 (IOB 40 個) の高さ、チップの 1/2 の幅に固定されています (図 1-19)。このようにクロック領域の寸法を固定することで、大規模な Virtex-6 デバイスにさらに多くのクロック領域が含まれるようになりました。このため、Virtex-6 デバイスでは従来の FPGA アーキテクチャよりも多くのクロックドメインをサポートできるようになっています。表 1-5に、各 Virtex-6 デバイスのクロック領域数を示します。CMT とグローバルクロックリソースは、コンフィギュレーションピンを含む中央カラムの右側に配置されています。

図 1-19 : クロック領域

ug362_c1_19_040209

All clock regions are 40 CLBs tall (20 CLBs above and 20 CLBs below a horizontal row)

XC6VLX75T has 6 Clock Regions

XC6VLX760 has 18 Clock Regions

CMT Column Resources Center Column Configuration Resources 20 CLBs 20 CLBs

All clock regions span half the die All clock regions

(25)

リージョナル

クロック

リソース

リージョナルクロックネットワークは、グローバルクロックネットワークから独立したクロックネットワークです。グローバルクロックとは異なり、リージョナルクロック信号 (BUFR) は 3 つのクロック領域までしか到達しません。2 つの I/O クロック信号で 1 つの領域を駆動し、ほかの 2 つの I/O クロックでその上下の領域/バンクを駆動できます。これらネットワークは、特にソース同期インターフェイスのデザインで有用です。Virtex-6 デバイスの I/O バンクのサイズは、クロック領域のサイズと同一です。リージョナルクロックの理解には、リージョナルクロック信号のパスについての理解が必要です。 Virtex-6 デバイスのリージョナルクロックリソースおよびネットワークは、次のパスとコンポーネントで構成されています。 • 「CC (Clock-Capable、クロック兼用) I/O」 • 「I/O クロックバッファ - BUFIO」 • 「リージョナルクロックバッファ - BUFR」 • 「リージョナルクロックネット」 • 「水平クロックバッファ - BUFH」 • 「高性能クロック」表 1-5 : Virtex-6 FPGA のクロック領域数デバイスクロック領域数 XC6VLX75T 6 XC6VLX130T 10 XC6VLX195T 10 XC6VLX240T 12 XC6VLX365T 12 XC6VLX550T 18 XC6VLX760 18 XC6VSX315T 12 XC6VSX475T 18 XC6VHX250T 12 XC6VHX255T 12 XC6VHX380T 18 XC6VHX565T 18

(26)

CC (Clock-Capable

、クロック兼用

) I/O

いずれのクロック領域にも、各 I/O カラムの I/O バンクごとに 4 つの CC I/O ピンペアがあります。これらの I/O ペアは通常の I/O ペアと同じですが、限定された場所にあり、近くのリージョナルクロックリソースやその他のクロックリソースに特別にハードウェア接続可能です。各バンクには、 CC I/O 専用のサイトが 4 つあります。CC ピンをクロック入力として使用する場合、BUFIO および BUFR を駆動できます。各 I/O カラムはリージョナルクロックバッファ (BUFR) をサポートし、各デバイスには最大 4 つの I/O カラムがあります。内側の 2 つの I/O カラムはすべてのデバイスに用意されており、1 領域で 4 つの BUFR をサポートします。デバイスによっては、外側に最大 2 つの I/O カラムを備えています。シングルエンドクロックピンとして使用する場合は、「グローバルクロックバッファ」で説明しているように、ピンペアの P 側を使用する必要があります。これは、P 側のピンしか直接接続されていないためです。

Virtex-6 デバイスでは、内側の I/O カラムの CC ピンで MMCM および BUFG のクロック入力を駆動することができます。この方法で MMCM 入力クロックを駆動すると、グローバルクロックピンを使用してクロックを MMCM に接続した場合よりもパスの性能が向上します。CC ピンは、 MMCM と同じ領域/バンクで MMCM の左右いずれかの側になければなりません。

I/O

クロック

バッファ

- BUFIO

I/O クロックバッファ (BUFIO) は、Virtex-6 デバイスで使用可能なクロックバッファです。BUFIO は I/O カラム内の専用クロックネットを駆動し、グローバルクロックリソースからは独立しています。このため、BUFIO はソース同期データキャプチャ (クロックを転送/受信して分配する) に最適です。BUFIO を駆動できるのは、同じバンク内の CC I/O のみです。1 つのクロック領域には、各バンクに 4 つの BUFIO があります。デバイスによっては、1 つの領域に 2 つのバンク (内側と外側のカラム) を持つものもあります。各 BUFIO は同じ領域/バンクにある 1 つの I/O クロックネットワークを駆動でき、4 つの BUFIO のうち 2 つがその上下の領域を駆動できます。I/O クロックネットワークの範囲は同じバンク/クロック領域またはその上下のバンク/クロック領域の I/O カラムまでなので、BUFIO でロジックリソース (CLB、ブロック RAM、DSP など) は駆動できません。

BUFIO

プリミティブ

BUFIO はクロック信号を入力して出力するシンプルなバッファです。入力と出力間には位相遅延があります。図 1-20に BUFIO を示します。ポートについては、表 1-6を参照してください。BUFIO には配置制約を使用できます。

図 1-20 : BUFIO プリミティブ表 1-6 : BUFIO のポートと定義ポート名タイプ幅定義 O 出力 1 クロック出力ポート I 入力 1 クロック入力ポート BUFIO ug362_c1_20_040209 O I

(27)

BUFIO

の使用モデル

図 1-21では、BUFIO が CC I/O を使用して I/O ロジックを駆動しています。このインプリメンテーションは、転送クロックを使用して入力データをキャプチャするソース同期アプリケーションに最適です。

図 1-21 : BUFIO による I/O ロジックの駆動 I/O I/O I/O I/O I/O I/O I/O BUFIO BUFIO BUFR BUFR ug362_c1_21_061009

To Fabric

To Adjacent

Region

To Adjacent

Bank

To Adjacent

Region

To Adjacent

Bank

I/O I/O I/O

Clock Capable I/O Multiple Regions I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O P N P N P N P N

Not all available BUFIOs are shown. Clock Capable I/O

Multiple Regions Clock Capable I/O Single Region

Clock Capable I/O Single Region

(28)

リージョナル

クロック

バッファ

- BUFR

リージョナルクロックバッファ (BUFR) も、Virtex-6 デバイスで使用可能なクロックバッファです。BUFR は、クロック領域内の専用クロックネットにクロック信号を送信し、グローバルクロックツリーからは独立しています。各 BUFR は、その領域内の 6 つのリージョナルクロックネットと、隣接するクロック領域 (すなわち最大で 3 つのクロック領域) の 6 つのクロックネットを駆動できます。BUFIO と異なり、BUFR は I/O ロジックだけでなく、同じクロック領域および隣接するクロック領域のロジックリソース (CLB、ブロック RAM など) も駆動できます。BUFR は CC ピン、ローカルインターコネクト、GT、MMCM 高性能クロックで駆動可能です。また、クロック入力信号を分周したクロックも出力できます。分周値は 1 ～ 8 の整数です。BUFR はクロックドメインの切り替えやシリアルからパラレルへの変換が必要なソース同期アプリケーションに適しています。各 I/O カラムはリージョナルクロックバッファをサポートしています。各デバイスには最大 4 つの I/O カラムがあります (中央左右に内側の 2 つのカラム、その左右外側に最大 2 つのカラム)。内側のカラムはすべてのデバイスにありますが、外側のカラムの有無はデバイスによって異なります。したがって、Virtex-6 アーキテクチャでは 1 つの領域に最大 4 つの BUFR があり、そのうちの 2 つは内側のカラムから外に駆動し (すべてのデバイスに存在)、残りの 2 つは外側の I/O カラムから内に駆動します (該当デバイスのみ)。Virtex-6 デバイスでは、BUFR で MMCM クロック入力と BUFG を直接駆動することもできます。

BUFR

プリミティブ

BUFR (図 1-22、表 1-7) はクロック入力とクロック出力があるバッファで、入力クロック周波数を分周できます。また、Virtex-6 FPGA の BUFR は、MMCM クロック入力と BUFG を直接駆動することもできます。

図 1-22 : BUFR プリミティブ表 1-7 : BUFR のポートと定義ポート名タイプ幅定義 O 出力 1 クロック出力ポート CE 入力 1 クロックイネーブルポート。バイパスモードでは使用不可 CLR 入力 1 分周用の非同期クリアで、出力を Low にする。バイパスモードでは使用不可 I 入力 1 クロック入力ポート CLR CE I O ug362_c1_22_040209

(29)

CE ピンに関する追加記述

CE がアサート/ディアサートされると、出力クロック信号はオン/オフになります。グローバルセット/ リセット (GSR) 信号が High の場合、BUFR は CE が High に保持されていてもトグルしません。クロックが BUFR 入力ポートにつながっている場合、BUFR 出力は GSR 信号のディアサート後にトグルします。

BUFR

の属性とモード

BUFR でのクロック分周は、ソフトウェアで BUFR_DIVIDE 属性を設定することで指定できます。表 1-8に、BUFR_DIVIDE 属性で設定可能な値を示します。

BUFR の伝搬遅延は、BUFR_DIVIDE = 1 と BUFR_DIVIDE = BYPASS で異なります。 1 に設定した場合の遅延は BYPASS よりもわずかに多くなります。その他の分周値を設定した場合も、 BUFR_DIVIDE = 1 のときと同じ伝搬遅延となります。入力クロックと出力クロックの位相関係も、BYPASS 以外のすべての分周値で同じです。 BUFR_DIVIDE 属性を使用した場合の BUFR の入力と出力のタイミング関係は、図 1-23を参照してください。この例では、BUFR_DIVIDE = 3 に設定しています。この図の前の時点で、CLR がアサートされています。図 1-23の説明 • クロックイベント 1 の前に CE が High にアサートされます。 • CE がアサートされ、T_{BRCKO_O}後に出力 O が入力 I を 3 分周した周波数でトグルを開始します。T_{BRCKO_O}およびその他のタイミング値は、スピードファイルに正確に記載されています。メモ : 奇数で分周した場合のデューティサイクルは 50/50 になりません。Low パルスの方が I の 1 サイクル分だけ長くなります。表 1-8 : BUFR_DIVIDE 属性属性名説明設定可能な値 BUFR_DIVIDE 入力クロックを分周する値を指定 1, 2, 3, 4, 5, 6, 7, 8 BYPASS (デフォルト) メモ : 1. BUFR には配置制約を使用できます。

図 1-23 : BUFR_DIVIDE の属性値を使用した BUFR のタイミング図

ug362_c1_23_040209

TBRCKO_O TBRDO_CLRO TBRCKO_O I

CE CLR O

(30)

• タイムイベント 2 で CLR がアサートされます。タイムイベント 2 の T_{BRDO_CLRO}時間後、O のトグルが停止します。 • タイムイベント 3 で CLR がディアサートされます。 • タイムイベント 4 の T_{BRCKO_O}後に、I を 3 で割った周波数で O が再びトグルを開始します。

BUFR

の使用モデル

BUFRはクロックドメインの切り替えやシリアルからパラレルへの変換が必要なソース同期アプリケーションに適しています。BUFIO とは異なり、BUFR は IOB 以外の FPGA のロジックリソースにクロックを供給できます。図 1-24に、BUFR のデザイン例を示します。

図 1-24 : BUFR による各種ロジックリソースの駆動 ug362_c1_24_040209 CLBs CLBs CLBs CLBs CLBs CLBs CLBs CLBs Block RAM Block RAM DSP Tile DSP Tile BUFR

To Region

Above

To more

FPGA logic

resources

To Region

Below

I/O Tile I/O Tile I/O Tile I/O Tile I/O Tile I/O Tile I/O Tile I/O Tile BUFIO Clock Capable I/O

(31)

リージョナル

クロック

ネット

Virtex-6 デバイスには、グローバルクロックツリーおよびネットだけでなく、リージョナルクロックネットも含まれます。クロックツリーは、スキューおよび消費電力が少なくなるよう設計されています。未使用ブランチの接続は切断されます。また、クロックツリーは、ロジックリソースすべてが使用される場合にロードおよびファンアウトを制御するようにも設計されています。リージョナルクロックネットは Virtex-6 デバイス全体ではなく、1 つのクロック領域内でのみ伝搬できます。1 つのクロック領域には 6 つの独立したリージョナルクロックネットがあります。リージョナルクロックネットにアクセスするには、BUFR をインスタンシエートする必要があります。BUFR は最高で 2 つの隣接するクロック領域のリージョナルクロックを駆動できます (図 1-25)。上辺または下辺の領域にある BUFR は、隣接する 1 つの領域にのみアクセスできます。また、左側の BUFR は中央にある I/O カラムに入力可能です。

図 1-25 : BUFR による複数領域の駆動

ug362_c1_25_011609

(32)

水平クロック

バッファ

- BUFH

水平クロックバッファ (BUFH) は、1 つの領域内で水平グローバルクロックツリースパインを駆動します (図 1-26)。1 つの領域には 12 の BUFH があります。どの BUFH にもクロックイネーブル (CE) ピンがあり、クロックを動作中ににオフにできます。BUFH は次の方法で中央から駆動できます。 • 同じ領域内の MMCM 出力 • BUFG 出力 • ローカルインターコネクト • 水平クロック領域に隣接する左または右にある内側カラムのバンクからのCC I/O BUFH を使用するには、図 1-27に示すように互いに隣接する左右 2 つの領域にロジックが収まっていなければなりません。クロックイネーブルピンは電力の供給を完全に遮断できるため、消費電力の削減に役立ちます。このため、BUFG を使用するよりも BUFH を使用して 2 つの隣接する領域を駆動した方が、ジッタが少なく高性能な上、消費電力も抑えることができます。

図 1-26 : BUFH および BUFHCE プリミティブ表 1-9 : UFH および BUFHCE のポートと定義ポート名タイプ幅定義 O 出力 1 クロック出力ポート CE 入力 1 クロックイネーブルポート I 入力 1 クロック入力ポート I O ug362_c1_26_040209 CE I O

BUFH

BUFHCE

(33)

高性能クロック

Virtex-6 デバイスには、各 I/O カラムに 4 つの高性能クロック (HPC) があります。これは、MMCM から各領域へ供給され、その領域の内側および外側の I/O カラム (GTX トランシーバカラムを含む ) へ接続されます。これらのクロック (図 1-28) は MMCM によって安定化された電源で直接駆動さ

れ、V_CCINT電源ドメインに入ることはありません。したがって、非常にジッタが少なく、デューティ

サイクルの歪みも最小限に抑えられています。HPC は I/O カラムで BUFIO に接続し、I/O ロジックを駆動します。4 つの HPC のうち 2 つは、複数領域の BUFIO を使用せずに上下のI/Oバンクを直接駆動できます。また、HPCは別のクロックバッファを経由しなくても OSERDES に直接接続できます。このため、低ジッタでデューティサイクルの歪みも小さいクロック転送が可能です。HPC に、関連付けられたバッファはありません。ISE ソフトウェアは、デザインにおける IOLOGIC (OLOGIC) への接続をチェックし、このリソースをいつ使用するかを自動的に判断します。HPC は、同じ領域内の BUFR を駆動してソース同期インターフェイスデザインをサポートすることもできます。CMT 内のいずれの MMCM (CLKOUT0 ～ CLKOUT3) も右側または左側の領域にある HPC を駆動可能です。

図 1-27 : 水平クロックバッファ ug362_c1_27_040209

CMT and Cloc

king Column

BUFH BUFH Clocking Region 12 12

(34)

VHDL

および

Verilog

テンプレート

すべてのクロッキングリソース用の VHDL と Verilog コードおよび ISE 言語テンプレートが『ライブラリガイド』から利用可能です。

図 1-28 : 高性能クロック (HPC) OSERDES OSERDES BUFIOs BUFR BUFR BUFIOs OSERDES OSERDES OSERDES OSERDES BUFIOs BUFR BUFR BUFIOs OSERDES OSERDES

To Bank Above From Bank Above From Bank Above To Bank Above

To Bank Below From Bank Below From Bank Below To Bank Below

IOCL Bank 40 1/Os IOCR Bank 40 1/Os HPC To Outer Column HPC To Outer Column or GTX HPC[3:0] HPC[3:0] MMCM X0Yn In The Same Region

MMCM X0Yn In The Same Region

CLKOUT[3:0] CLKOUT[3:0] CMT 2 2 2 2 2 2 2 4 4 4 4 4 4 4 2 4 4 4 2 2 2 2 UG362_c1_28_011609 Notes:

1) Any of the MMCM CLKOUT[3:0] outputs can drive any of the HPC[3:0] to the inner or outer columns or GTX column (outer I/O and GTX column not shown).

2) HPCs can drive OSERDES directly. The same two HPCs can drive directly OSERDES in the adjacent Banks. 3) Any MMCM CLKOUT[3:0] can drive any BUFIO and any BUFR.

Virtex-6 FPGA クロッキング リソース ユーザー ガイド (UG362)

Virtex-6 FPGA

ク ロ ッ ク

リ ソ ース

ユーザー

ガ イ ド

改訂履歴

このユーザー

ガ イ ド について

第

1

章

:

ク ロ ッ ク

リ ソ ース

第

2

章

: MMCM (Mixed-Mode Clock Manager)

ユーザー

ガ イ ド の内容

その他の資料

その他の リ ソ ース

ク ロ ッ ク

リ ソ ース

グローバル

ク ロ ッ ク、 リ ージ ョ ナル

ク ロ ッ ク、

I/O

ク ロ ッ ク

グ ローバル

ク ロ ッ ク

リ ージ ョ ナル

ク ロ ッ ク と

I/O

ク ロ ッ ク

ク ロ ッ キン グ

アーキテ ク チ ャ

IOOL

Banks

IOCL

Banks

Center

Bank

IOCR

Banks

GTX

Banks

グローバル

ク ロ ッ ク

リ ソ ース

CMT

IOCL

Bank

IOCR

Bank

グ ローバル

ク ロ ッ ク入力

グ ローバル

ク ロ ッ ク 入力バ ッ フ ァ のプ リ ミ テ ィ ブ

ク ロ ッ ク

ゲーテ ィ ン グに よ る消費電力削減

グ ローバル

ク ロ ッ ク

バ ッ フ ァ

グ ローバル

ク ロ ッ ク

バ ッ フ ァ のプ リ ミ テ ィ ブ

®

I0

I1

S0

S1

IGNORE0

IGNORE1

O

CE0

CE1

その他の使用モデル

S

Virtex-6 FPGA クロッキングリソースユーザーガイド (UG362)

クロック

リソース

ガイド

ガイドについて

クロック

リソース

ガイドの内容

その他のリソース

クロック

リソース

クロック、リージョナル

クロック、

クロック

グローバル

クロック

リージョナル

クロックと

_I/O

クロック

クロッキング

アーキテクチャ

クロック

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クロック入力バッファのプリミティブ

クロック

ゲーティングによる消費電力削減

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