Xilinx XAPP485 Spartan-3E FPGA における最大レート 666Mbps でのデシリアライズ、アプリケーション ノート

© 2006 Xilinx, Inc. All Rights Reserved. XILINX、Xilinx ロ ゴ、 お よびその他本文に含まれる商標名は Xilinx の商標です。本文書に記載 さ れてい る 「Xilinx」、 ザイ リ ン ク スのロ ゴ、 お よびザイ リ ン ク スが所有する製品名等は、 米国 Xilinx Inc. の米国におけ る登録商標です。 その他に記載 さ れてい る会社名お よび製品名等は、 各社の商標または登録商標です。 保証否認の通知 : Xilinx ではデザイ ン、 コ ー ド 、 その他の情報を 「現状有姿の状態」 で提供 し ています。 こ の特徴、 ア プ リ ケーシ ョ ン ま たは規格の一実施例 と し てデザイ ン、 コ ー ド 、 そ の他の情報を提供 し てお り ますが、Xilinx は こ の実施例が権利侵害の ク レ ームを全 く 受けない と い う こ と を表明する も のではあ り ません。 お客様がご自分で実装 さ れる場合には、 必要な 権利の許諾を受け る責任があ り ます。Xilinx は、 実装の妥当性に関するいかな る保証を行な う ものではあ り ません。 こ の保証否認の対象 と な る保証には、 権利侵害の ク レ ームを受けない

概要

Spartan™-3E デバ イ ス は、最高 666 メ ガ ビ ッ ト/秒 (Mbps) の レー ト で 1:7 のデシ リ ア ラ イ ズ を実行す る 必要があ る さ ま ざ ま な アプ リ ケーシ ョ ンで使用 さ れます。こ のアプ リ ケーシ ョ ン ノ ー ト は、Spartan-3E を タ ーゲ ッ ト と し てお り 、4 ビ ッ ト ま たは 5 ビ ッ ト の受信デー タバス幅を必要 と し 、 ラ イ ンの最大レー ト が 666Mbps で、 ク ロ ッ ク はビ ッ ト レー ト の 1/7 で動作す る アプ リ ケーシ ョ ン で こ のデバ イ ス が使用 さ れ る 場合について説明 し ま す。こ の タ イ プの イ ン タ ーフ ェ イ ス は、 フ ラ ッ ト パネルデ ィ ス プ レ イ や オー ト モーテ ィ ブアプ リ ケーシ ョ ンで多 く 使用 さ れます。

は じ めに

Spartan-3E FPGA では、DCM (デジ タ ルク ロ ッ ク マネージ ャ) の DFS (デジ タ ル周波数合成) ブ ロ ッ ク で内部レ シーバの ク ロ ッ ク が生成 さ れ ま す。使用 さ れ る ク ロ ッ ク の レー ト は受信 さ れ る ク ロ ッ ク の 3.5 倍であ る ため、DDR (ダブルデー タ レー ト) テ ク ニ ッ ク を使用 し て、1:7 のデシ リ ア ラ イ ズ を実現 し ま す。 DDR テ ク ニ ッ ク に よ り 、 求め ら れ る ク ロ ッ ク レー ト が適切な速度に低減 し 、Spartan-3E FPGA の DFS ブ ロ ッ ク 範囲内の ク ロ ッ ク が確実に生成 さ れて全体的な消費電力が削減 し ます。 Spartan-3E FPGA の最大デー タ レー ト は -4 ス ピー ド グ レー ド で 622Mbps、-5 ス ピー ド グ レー ド で 666Mbps です。

入力パ ッ ド の配置

レ シーバ用の入力 ク ロ ッ ク は、 ク ロ ッ ク お よ びフ レ ー ミ ン グ信号の両方 と し て使用 さ れ ま す。つ ま り 、 ク ロ ッ ク の立ち上が り エ ッ ジ位置は、 次のデー タ ワ ー ド の開始時を示 し ます (詳細は、4ページの 「 ロ ジ ッ ク について」を参照)。次のデー タ ワ ー ド は、 各立ち上が り エ ッ ジか ら 2 ビ ッ ト 分後ろ で開始 し ま す。本書では、 入力 ク ロ ッ ク と デー タ が可能な限 り 、 正確に揃え ら れてい る こ と を前提 と し ます。 図2 に、 長 さ が 7 ビ ッ ト で幅が 4 ビ ッ ト ま たは 5 ビ ッ ト の フ レーム で受信 さ れ る 各ビ ッ ト 位置 と 共に、 ク ロ ッ ク と デー タ の関係を示 し ます。 ア プ リ ケーシ ョ ン ノ ー ト : Spartan-3E FPGA フ ァ ミ リ XAPP485 (v1.1) 2006 年 11 月 10 日

Spartan-3E FPGA

における最高レー ト

666Mbps

での

1:7

のデシ リ ア ラ イ ズ

著者 : Nick Sawyer 本資料は英語版 (v1.1) を翻訳 し た ものです。 英語の更新バージ ョ ンが リ リ ース さ れている場合には、 最新の英語版を必ずご参照 く だ さ い。 R 図 1 : 1:7 のレ シーバモ ジ ュ ール

Spartan-3E

Receiver

Macro

Clock

4- or 5-bit LVDS Data

28- or 35-bit Received Data

Clock

入力パ ッ ド の配置 R 「デザ イ ン フ ァ イ ル」 で説明す る よ う に、 アプ リ ケーシ ョ ン で異な る ビ ッ ト 配列が必要な場合、 デス ク ラ ンブルはデザ イ ン コ ー ド 内で簡単に実行 さ れます。 ク ロ ッ ク ラ イ ンは DFS への入力 と し て使用 さ れ、さ ら に入力/出力ブ ロ ッ ク (IOB) 内で DDR フ リ ッ プ フ ロ ッ プ を使用 し てサンプル さ れます。ク ロ ッ ク お よ びデー タ 間の ク ロ ッ ク ス キ ュ ーを最小に抑え る に は、DCM 入力を直接駆動可能な CC (Clock Capable) IOB (GCLK 入力ピ ン) に近い入力を選択 し ます。 すべての入力 ラ イ ンは、Spartan-3E デバ イ ス の上部 (I/O バン ク 0) ま たは下部 (I/O バン ク 2) のいずれ かに位置す る 必要があ り ます。バン ク 2 にはデバ イ ス コ ン フ ィ ギ ュ レーシ ョ ン中に使用 さ れ る I/O があ る ため、 バン ク 0 の使用が推奨 さ れます。マ ク ロ は、 ど ち ら のバン ク で も 同様に十分機能 し ます。 Spartan-3E FPGA の IOB は、 ク ロ ッ ク の立ち下が り エ ッ ジで受信 さ れたデー タ を キ ャ プチ ャ し 、 次の 立ち上が り エ ッ ジでそれを再同期す る カ ス ケー ド 機能を備え てい ます。こ の再同期化は、 隣接す る IOB の フ リ ッ プ フ ロ ッ プ を使用す る こ と で実行 さ れ ます。信号には 2 つの入力が必要であ る ため、 差動信号 で も 同様の効率が実現 さ れます。こ の新 し い ロ ジ ッ ク フ ァ ン ク シ ョ ンの メ リ ッ ト は、 デバ イ ス内にあ る 連続 し た全 ロ ジ ッ ク が ク ロ ッ ク の立ち上が り エ ッ ジでのみ動作す る ため、 ク リ テ ィ カルパ ス の タ イ ミ ン グが単純にな る こ と です。 図 2 : 4 ビ ッ ト または 5 ビ ッ ト のデー タ 受信フ ォ ーマ ッ ト

0

4

8

12

16

20

24

16 20 24

0

4

8

1

5

9

13

17

21

25

17 21 25

1

5

9

2

6

10

14

18

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26

18 22 26

2

6

10

3

7

11

15

19

23

27

19 23 27

3

7

11

0

5

10

15

20

25

30

20 25 30

0

5

10

1

6

11

16

21

26

31

21 26 31

1

6

11

2

7

12

17

22

27

32

22 27 32

2

7

12

3

8

13

18

23

28

33

23 28 33

3

8

13

4

9

14

19

24

29

34

24 29 34

4

9

14

28 bits in one data word

Data Line 0

Data Line 1

Data Line 2

Data Line 3

Rx Clock

Data Line 0

5-Bit Data Framing

4-Bit Data Framing

Data Line 1

Data Line 2

Data Line 3

Data Line 4

X485_02_032606

ク ロ ッ ク に関する考察事項 R

ク ロ ッ ク に関する

考察事項

1ページの 「は じ めに」 で説明 し た よ う に、 入力 ク ロ ッ ク は DFS 内部で 3.5 逓倍 さ れますが、 さ ら に ク ロ ッ ク エ ッ ジが入力デー タア イ の中央に位置す る よ う 位相シ フ ト さ せ る 必要があ り ます。こ の値 (通常 は 90°) に よ っ て周波数がわずかに変動 し ますが、ISE 8.1 SP3 ま たはそれ以降を使用 し た場合、 位相 シ フ ト 値 55 で最良の結果 (つま り 、周波数の動作範囲全般で、動作中のデー タ ア イ の最 も 中央に ク ロ ッ ク エ ッ ジが く る) が も た ら さ れます。それ以前のバージ ョ ンの ISE を使用 し てい る 場合、 位相シ フ ト 値 は 110 と な り ます。 こ の属性の DFS への追加方法は、 コ ー ド 例 と 共に ZIP フ ァ イ ルに含まれます。 必要な位相シフ ト 値を 決定する も う 1 つのメ カ ニズム と し て、FPGA の電源投入時にその値を 決定する 方法が考えら れま す。こ の方法では、 プロ セス (P) が事実上、 変数と し ては除外さ れる ため、 ク ロ ッ ク を データ アイ の中央に正確に位置さ せる こ と ができ ま す。通常動作中は、DCM によ っ て温度 (T) およ び電 圧 (V) は打ち消さ れま す。自動位相調整については、9ページの「 自動位相調整」 で説明し ま す。 デー タ キ ャ プチ ャ は DDR フ リ ッ プ フ ロ ッ プ を使用 し て実行 さ れます。 つま り 、 立ち上が り エ ッ ジで 1 回、 立ち下が り エ ッ ジで同 じ く 1 回のサ ン プ リ ン グが求め ら れ ます。こ れは、 『Spartan-3E デー タ シー ト 』 に記載 さ れてい る よ う に、 次の 2 つの異な る 方法で実現で き ます。 • 1 つ目は、 グ ロ ーバルバ ッ フ ァ を 1 つ用いて 1 つの ク ロ ッ ク を DFS か ら 分散 さ せ、 こ の ク ロ ッ ク を必要な箇所で反転 さ せ る 方法です。 • 2 つ目は、2 つのグ ロ ーバルバ ッ フ ァ を用いて DFS の CLKFX お よ び CLKFX180 出力か ら 位相差 が 180°の 2 つの ク ロ ッ ク を分散 さ せ る 方法です。 2 つ目の方法では、 立ち上が り エ ッ ジのみを使用す る ため、 グ ロ ーバル ク ロ ッ ク ネ ッ ト ワー ク におけ る デ ュ ーテ ィ サ イ ク ルのずれが懸念事項 と な ら ない と い う 利点があ り ます。こ のため、 高速 イ ン タ ーフ ェ イ ス では こ の方法が推奨 さ れます。 両ス ピー ド グ レー ド のデバ イ ス で、DFS は最大 333MHz (ラ イ ン あ た り 666Mbps) で動作 し ますが、 -4 のデバ イ ス では、内部 ロ ジ ッ ク お よ びグ ロ ーバル ク ロ ッ ク 分散バ ッ フ ァ の速度に よ っ て最大レー ト が 622Mbps に制限 さ れ ます。非常に重要な点 と し て、DFS の動作速度は FPGA ビ ッ ト ス ト リ ームの変更 ま たは DFS の再プ ロ グ ラ ム を行わずに、5MHz (ラ イ ン あ た り 17.5Mbps) ま で低速化 し ます。こ の利点 は、 入力デー タ ス ト リ ーム に よ っ て周波数が変動す る マルチシ ン ク モニ タ な ど のシ ス テ ム で大 き な意 味を持ち ます。 図3 に、 生成 さ れた 2 つの ク ロ ッ ク と それ ら の位相シ フ ト を示 し ます。内部 ク ロ ッ ク は 3.5 逓倍 さ れて い る ため、常に受信 ク ロ ッ ク と 位相が一致 し てい る わけではあ り ません。場合に よ っ ては (ク ロ ッ ク 1 つ お き に)、 立ち上が り エ ッ ジに一致 し ます。 ま た、 低速 ク ロ ッ ク の立ち上が り エ ッ ジお よ び高速 ク ロ ッ ク の立ち下が り エ ッ ジに揃 う 場合 も あ り ます。ロ ジ ッ ク のデフ レー ミ ン グでは、 位相が こ の よ う に調整 さ れ る こ と に留意 し てお く こ と が大切です。 図 3 : ク ロ ッ ク Rxclock35 Rxclock35not Rx Clock X485_03_03260

ロ ジ ッ ク について R

ロ ジ ッ ク について

レ シーバの ロ ジ ッ ク は、 カ ス ケー ド 機能を備え た IOB DDR フ リ ッ プ フ ロ ッ プ を使用す る こ と で、 単純 にな り ます。図4 に、5 ビ ッ ト の イ ン タ ーフ ェ イ ス を示 し ます。 4 ビ ッ ト の イ ン タ ーフ ェ イ ス の場合 も 同 様で、 こ れを小 さ く し た も のです。 2 つのデー タ ビ ッ ト が、高速 ク ロ ッ ク rxclk35 の周期ご と に各 ラ イ ンに ク ロ ッ ク 入力 さ れ る こ と に よ り 、 各高速 ク ロ ッ ク では 10 ビ ッ ト (5 ビ ッ ト デー タ 幅) ま たは 8 ビ ッ ト (4 ビ ッ ト デー タ 幅) が レ ジ ス タ に 入 り ます。 こ の高速 ク ロ ッ ク は入力 さ れてい る 低速 ク ロ ッ ク の 3.5 倍であ る ため、「 ク ロ ッ ク に関す る 考 察事項」 に記載の 2 つの位相調整 イ ベン ト 下で、 ビ ッ ト のデシ リ ア ラ イ ズお よ びデフ レー ミ ン グはわず かに異な り ます。基本的に、35 ビ ッ ト (5 ビ ッ ト デー タ 幅) ま たは 28 ビ ッ ト (4 ビ ッ ト デー タ 幅) が低 速 ク ロ ッ ク の各サ イ ク ルで出力 さ れます。ただ し 、5 ビ ッ ト デー タ 幅の場合、 レ シーバは低速 ク ロ ッ ク の 1 サ イ ク ルで 40 ビ ッ ト を キ ャ プチ ャ し 、 次のサ イ ク ルで 30 ビ ッ ト を キ ャ プチ ャ し ま す。4 ビ ッ ト デー タ 幅の場合は、32 ビ ッ ト を キ ャ プチ ャ し 、 次に 24 ビ ッ ト を キ ャ プチ ャ し ます。ど ち ら のビ ッ ト が いつ出力 と な る かは、 入力 ク ロ ッ ク ラ イ ン を サ ン プ リ ン グ し 、 それを別のデー タ ラ イ ン と し て扱 う こ と で決定 さ れます。こ の方法ではマルチプ レ ク サが、 正確にデフ レーム さ れたデー タ を低速 ク ロ ッ ク に 同期 さ せてマ ク ロ の出力に出 し ます。 こ の イ ン タ ーフ ェ イ スは連続 し た高速ス ト リ ーム で、 デー タ のバ ッ フ ァ リ ン グ ま たはフ ロ ー制御は不要 であ る ため、 マ ク ロ に こ れ ら は含まれません。

タ イ ミ ング解析

レ シーバの タ イ ミ ン グは、 タ イ ミ ン グ エ ラ ーお よ び不確定要素の さ ま ざ ま な要因を、 ビ ッ ト レー ト と 同等の ピ コ セカ ン ド (ps) 単位のビ ッ ト 周期か ら 控除す る こ と で解析 さ れます。こ の解析結果の値が、 シ ス テ ム におけ る マージ ン と な り ま す。求め ら れた値が正の場合、 シ ス テ ム には十分なマージ ン があ り 、 適切に機能 し ます。控除す る パ ラ メ ー タ については、 後述 し ます。 ASSP あ る いは同様のデシ リ ア ラ イ ズ を行 う 同様のデバ イ ス のデー タ シー ト では、 たいていの場合、 こ の仕様は レ シーバ ス キ ュ ーマージ ま たは RSKM と 呼ばれます。 こ の値は、 レ シーバ内部に存在す る 不 確定要因のみを ビ ッ ト 周期か ら 除 き 、 その結果を 2 で割 る こ と に よ っ て求め ら れます。図5 に、RSKM を示 し ます。 図 4 : Spartan-3E の 1:7 レ シーバロ ジ ッ ク (5 ビ ッ ト モ ジ ュ ール) State Machine 2 10 _Parallel Registers rxclk35 IOB DDR Flip-Flops rxclk35not 40 35 DCM 35 dataout X485_04_031206 rxclk 5 Data In Rx Clock In CLK0 CLKFX CLKFX180 rxclk35 rxclk35not CE M=7 D=2

タ イ ミ ング解析 R こ こ で説明 し てい る イ ン タ ーフ ェ イ ス では、 次が不確定要因 と な り ます。 1. シ リ コ ンのば ら つ き は、1 つのパ ラ メ ー タ T_SAMPで表 し ます。 こ れは、 特性評価の結果、VLDS 信 号を使用す る 全 Spartan-3E デバ イ ス で 600ps 未満 と な っ てい ます。こ の値には次が含ま れます。 a. デバ イ ス のセ ッ ト ア ッ プお よ びホール ド ウ ィ ン ド ウ。 こ れは IOB フ リ ッ プ フ ロ ッ プで、 内部 同期 ク ロ ッ ク に対 し てデー タ が現れ、 有効でなければな ら ない時間。 b. 高速 ク ロ ッ ク と その反転バージ ョ ン を分散す る 2 つのグ ロ ーバルバ ッ フ ァ 間の ス キ ュ ー。 c. デー タ お よ び ク ロ ッ ク ラ イ ンすべてにおけ る パ ッ ケージ ス キ ュ ー。 d. デバ イ ス内の IOB フ リ ッ プ フ ロ ッ プ間の内部 ク ロ ッ ク ス キ ュ ー。こ の値は、 パ ッ ケージにお け る 入力 ラ イ ンの位置に よ っ て変動す る 。 こ こ に記載す る 配置に関す る ザ イ リ ン ク ス のガ イ ド ラ ンすべてに従っ た場合、 こ れ ら の合計が 50ps 未 満 と な り ます。 2. ジ ッ タ お よ び タ イ ミ ン グが不確定であ る こ と は、 全体的な タ イ ミ ン グバジ ェ ッ ト を短 く す る も う 1 つの重要な要因です。こ のパ ラ メ ー タ は CLKOUT_PER_JITT_FX_35 ま たは T_J35 と し て表 さ れ ます。こ のパ ラ メ ー タ は Spartan-3E FPGA が使用 さ れ る 周囲の条件に大 き く 依存す る ため、使用環 境条件が確定 し ていない場合、 確実な ワース ト ケース値を求め る こ と はで き ません。ただ し 、 ザ イ リ ン ク ス では多様な ノ イ ズ値を用いて包括的な特性評価を実施 し 、Spartan-3E の全デバ イ ス で、 こ のジ ッ タ 値は 400ps + 出力 ク ロ ッ ク 周期の 2％未満であ る と い う 予測結果を得てい ます。こ の値に 影響を与え る 、 チ ッ プお よ び環境要因には次が含ま れ ます (ただ し 、 こ れ ら に限 ら れ る も のではあ り ません)。 a. DFS ユニッ ト で入力ク ロ ッ ク を 3.5 逓倍し た場合、DFS での位相シフ ト によ っ て生じ る ジッ タ 。 b. 入力 ク ロ ッ ク ジ ッ タ (値は当該シ ス テ ムに大 き く 既存)。 T_J35の特性評価値には、 相応の入力 ク ロ ッ ク ジ ッ タ 量 (150ps) が含まれ る が、 入力 ク ロ ッ ク ジ ッ タ が増加す る と 、 こ のパ ラ メ ー タ 値 も 増加す る 。 c. 駆動中のデバ イ ス におけ る ピ ン間の任意の ス キ ュ ーお よ び PCB 上の ト レース間の ス キ ュ ー。 当該シ ス テ ムに依存 し て変動す る 。 d. FPGA フ ァ ブ リ ッ ク での過剰な ス イ ッ チン グ動作が、 チ ッ プジ ッ タ お よ び タ イ ミ ン グの不確 定性に影響を与え る 場合があ る 。たいていのアプ リ ケーシ ョ ンでは、 通常、 フ ァ ブ リ ッ ク での ス イ ッ チン グは 12％未満であ る 。ザ イ リ ン ク ス の特性評価値は 40MHz で、 ス イ ッ チン グが 25％の場合に基づ く 。 e. 駆動能力が高い I/O の ス イ ッ チン グお よ びス イ ッ チン グ周波数に よ り 、 タ イ ミ ン グの不確定性 が大 き く な る 。ザ イ リ ン ク ス の特性評価結果には 40MHz で動作す る 40 個の SSO (同時出力) の ノ イ ズが含まれ る 。 f. ボー ドデザ イ ンお よ びチ ッ プパ ッ ケージ も 重要な要因。ザ イ リ ン ク ス の特性評価は、4 層の ボー ド お よ び FT256 パ ッ ケージの場合に基づ く 。 図 5 : レ シーバスキ ュ ーマージ ン (RSKM) Bit Period Sample Window RSKM RSKM Clock Uncertainty/2 Clock Uncertainty/2 X485_07_032606

デザイ ン フ ァ イル R シ ス テ ム マージ ンお よ び RSKM の算出例を次に示 し ます。タ イ ミ ン グ計算用の Excel ス プ レ ッ ド シー ト は、 ダ ウ ン ロ ー ド 可能なデザ イ ンフ ァ イ ル (xapp485.zip) で提供 さ れてい ます。図5 には、RSKM を 図示 し てい ます。 こ こ に示すシ ス テ ム マージ ン の解析例は 600Mbps で動作す る デザ イ ン の場合で、DFS ク ロ ッ ク は 300MHz です。シ ス テ ムマージ ンは次の よ う に求め ら れます。 同様の値を使用 し て RSKM を算出す る と 、 次の よ う にな り ます。 こ れ ら の計算は、DS312 : 『Spartan-3E デー タ シー ト 』 で定め ら れた温度お よ び電圧制限内で動作す る -4 ま たは -5 ス ピー ド グ レー ド の Spartan-3E デバ イ ス に対 し て有効です。表1 で、 こ れ ら の計算で用い たパ ラ メ ー タ について説明 し ます。

デザイ ン

フ ァ イル

デザ イ ン フ ァ イ ルには、4 ビ ッ ト と 5 ビ ッ ト の レ シーバ イ ン タ ーフ ェ イ ス に対応す る Verilog お よ び VHDL フ ァ イ ルの両方が含ま れ、 ザ イ リ ン ク ス の ウ ェ ブ サ イ ト か ら 入手可能です (xapp485.zip)。こ れ ら の フ ァ イ ルには、 ソ ー ス コ ー ド 、 デザ イ ン例、 タ イ ミ ン グ制約 (UCF フ ァ イ ル)、 そ し て多数のデバ イ ス/パ ッ ケージの組み合わせにおけ る ピ ン配置例が含 ま れ ま す。こ の ZIP フ ァ イ ルに含 ま れないデバ イ ス/パ ッ ケージの組み合わせやその他の質問については、[email protected] ま で E メ ー ル (英語) でお問い合わせ く だ さ い。最 も 高い ビ ッ ト レー ト がサポー ト さ れてい る のは BGA パ ッ ケージ です。 VQ100、TQ144、PQ208 な ど の QFP (Quad Flat Pack) パ ッ ケージでは通常、 最近のパ ッ ケージ

ビ ッ ト 周期 1666ps 1/600Mbps (単位 ps) − T_SAMP 600ps ザ イ リ ン ク ス特性評価 よ り − T_J35 400 + 0.02 × (106_{/ 300) ps ザ イ リ ン ク ス特性評価 よ り} −動作中のデバ イ スお よ び PCB の ス キ ュ ー 500ps 概算値 = 100ps シ ス テ ム マージ ン ビ ッ ト 周期 1666ps 1/600Mbps (単位 ps) − T_SAMP 600ps ザ イ リ ン ク ス特性評価 よ り − T_J35 400 + 0.02 × (106_{/300) ps ザ イ リ ン ク ス特性評価 よ り} = 600ps 2 で除算 300ps RSKM 表 1 : シ ス テムマージ ンおよび RSKM の算出に使用 し たパ ラ メ ー タ シ ンボル 説明 ス ピー ド グレー ド 単位 -5 -4 最大 最大 CLKOUT_PER_JITT_FX_35 (T_J35) CLKFX_MULTIPLY = 7、CLKFX_DIVIDE = 2 の場合、 DCM の CLKFX/CLKFX180 出力の周期ジ ッ タ 。4 層 PCB で FT256 パ ッ ケージ を使用、 入力 ク ロ ッ ク ジ ッ タ は 150ps、 内部 ロ ジ ッ ク の ス イ ッ チン グは 40MHz で 25%、 SSO (同時ス イ ッ チ出力) は 40MHz で 40 個の と き の値。 ±[CLKFX 周期の 2％ + 400] ps T_SAMP 推奨さ れる ピ ン 配置要件を 満たすデザイ ン での IOB フ リ ッ プフ ロ ッ プの内部同期ク ロ ッ ク に対する セッ ト ア ッ プおよ びホ ールド ウ ィ ン ド ウ 。ク ロ ッ ク を 分散する 2 つのグ ロ ー バルバッ フ ァ 間のス キ ュ ー、 すべてのデータ およ びク ロ ッ ク ラ イ ン でのパッ ケ ージス キ ュ ー、 およ びデバイ ス 内の I/O フ リ ッ プフ ロ ッ プ間の内部ク ロ ッ ク ス キ ュ ーを 含む。 600 ps

デザイ ン処理 R よ り も ジ ッ タ が大 き く な る ため、 パフ ォーマ ン ス が低下 し ます。し たがっ て、表2 に示す よ う に、 こ れ ら のパ ッ ケージでの レー ト は 500Mbps に制限 さ れます。 デザ イ ンの階層は非常に単純です。最上位モジ ュ ールは、必要な I/O を イ ン ス タ ン シエー ト し 、DCM を ど の よ う に設定す る か を提供 し てい ます。ま た、 最上位に よ っ て ラ ッ パが イ ン ス タ ン シエー ト さ れ、 こ の ラ ッ パは レ シーバモ ジ ュ ール を イ ン ス タ ン シ エー ト し ま す。ビ ッ ト を 変更す る 必要が あ る 場合は、 ラ ッ パモジ ュ ール内での変更が最適です。一部の イ ン タ ーフ ェ イ ス では、4 ま たは 5 デー タ ビ ッ ト で DC バ ラ ン ス機能を実行す る 必要があ り ます。 こ の機能の実行には、追加 ロ ジ ッ ク が必要 と な り ます。詳 細は、[email protected] ま で E メ ール (英語) でお問い合わせ く だ さ い。

デザイ ン処理

デザ イ ン フ ァ イ ルは ISE 8.1 SP2 お よ び Synplicity 8.4 を使用 し て テ ス ト さ れてい ます。いずれのバー ジ ョ ンの ISE で も 、VHDL ま たは Verilog に次の 2 つの設定を行 う 必要があ り ます。 1. ユーザーは ISE で階層が維持 さ れ る よ う に設定 し て く だ さ い。 こ れはデフ ォ ル ト 設定ではあ り ませ ん (Synplicity ではデフ ォ ル ト)。 [Synthesize-XST] で右 ク リ ッ ク し て [Properties] オプシ ョ ン を開 き 、[Keep Hierarchy] が [Yes] にな っ てい る こ と を確認 し て く だ さ い。

2. ISE を使用 し てい る 場合、 コ マ ン ド ラ イ ン ス イ ッ チ –ignore_keep_hierarchyを使用 し て mapper を実行 し て く だ さ い (こ れは Synplicity では不要)。実行す る には、[Implement Design] を 展開表示 し 、[Map] で右 ク リ ッ ク し て [Properties] を選択 し ます。次に、[Other Map Command

Line Options] に–ignore_keep_hierarchyを追加 し ます。

デザイ ンの

フ ロ ア プ ラ ン

デザ イ ン制約フ ァ イ ル (*.UCF) で RLOC_ORIGIN 文を使用 し 、 レ シーバロ ジ ッ ク を I/O バン ク 0 に 位置す る 入力ピ ンの近 く に配置 し ます。 4 ビ ッ ト バージ ョ ンの レ シーバモジ ュ ールは、実際に 4 ビ ッ ト 幅 x CLB 3 個分の高 さ と な り (図6 を参照)、5 ビ ッ ト バージ ョ ンでは こ れ よ り わずかに大 き く 、4 ビ ッ ト 幅 x CLB 4 個分の高 さ (図7 を参照) と な り ます。

終端レ ジ ス タ につ

いて

入力デー タ お よ び ク ロ ッ ク LVDS 接続は、100Ωの抵抗を使用 し て PCB 上で、 あ る いは DIFF_TERM ス タ イ ルの IOB を使用 し て FPGA 内部で終端で き ます。 DIFF_TERM レ ジ ス タ は通常 120Ω で、 理想 的な抵抗値 よ り わずかに高 く な り ますが、LVDS 増幅器の入力ピ ンの間近に位置 し てい る と い う メ リ ッ ト があ り ます。 Spartan-3E FPGA の入力専用ピ ンでは DIFF_TERM 機能は使用で き ません。こ れは、双 方向機能を備え る ピ ンでのみ使用可能です。

終端レ ジ ス タ について R 図 6 : 4 ビ ッ ト の Spartan-3E レ シーバマ ク ロ 図 7 : 5 ビ ッ ト の Spartan-3E レ シーバマ ク ロ

RLOC_ORIGIN

X485_05_021206

RLOC_ORIGIN

X485_06_021206

自動位相調整 R

自動位相調整

自動位相調整の原則は、 非常にシ ンプルです。既知の入力デー タ 信号 (事実上、 入力 ク ロ ッ ク) は 7 ビ ッ ト ご と に Low か ら High に遷移 し ます。 前述 し た よ う に、DCM は入力 ク ロ ッ ク の 3.5 倍の速度で動作 す る 高速 ク ロ ッ ク を生成 し てい ます。し たがっ て入力 ク ロ ッ ク は、入力デー タ ラ イ ン と ま っ た く 同様に、 IOB 内部の フ リ ッ プ フ ロ ッ プでサンプル さ れます。図8 に、 フ ァ ン ク シ ョ ンブ ロ ッ ク 図を示 し 、図9に ア ク テ ィ ブな信号を示 し ます。 入力 ク ロ ッ ク ラ イ ンがサンプル さ れ る と 、予想ビ ッ ト パ タ ーンが既知であ る ため、サンプ リ ン グ ク ロ ッ ク を (DCM の位相シ フ タ を使用 し て) セ ッ ト ア ッ プ ポ イ ン ト の検出位置に間に合 う よ う に移動 さ せ る こ と がで き ます。入力パ タ ーンは、図10 に示す よ う に変化 し ます。 サン プ リ ン グ ク ロ ッ ク は、 入力フ リ ッ プ フ ロ ッ プのセ ッ ト ア ッ プタ イ ム を計測す る よ う に移動 し 、 その後、DCM に よ っ てサ ン プル ク ロ ッ ク が進んだ ス テ ッ プ数 と 等 し い値 (n₁) を格納 し ます。 こ こ では、 高速 ク ロ ッ ク の立ち上が り 、 立ち 下が り エ ッ ジの ど ち ら を使用 し てセ ッ ト ア ッ プポ イ ン ト を検出 し たかは重要ではあ り ません。 図 8 : 自動位相調整回路の ト ポロ ジ 図 9 : 高速ク ロ ッ ク (RXCLK35) でサン プル さ れる CLKIN DCM_SP PSCLK PSEN PSINCDEC PSDONE IOB FF MONCLKIN RXCLK35 RXCLK35NOT RXCLK35 LOCKEDIN LOCKEDOUT X485_08_110306 RXCLK CTLCLK SYSCLK RST SYSRST auto_phase_align_se3 CLKIN RXCLK35 CLKIN (after IOB sample) CLKIN

Extra delay inserted into the clock by the DCM when the phase value

is incremented Sample Point = 0 X485_09_110606 Sample Point = 0

自動位相調整 R

図11 に示す よ う に、高速サンプルク ロ ッ ク は、次のエ ッ ジが IOB フ リ ッ プ フ ロ ッ プのセ ッ ト ア ッ プ タ イ ム に再び到達す る ま で移動を続け、 こ の値 (n₂) を保存 し ます。入力周波数にかかわ ら ず、n₁ お よ び n₂の差がその ま ま 1 ビ ッ ト 分に相当 し ます。

Spartan-3E FPGA は従来の Spartan-3 FPGA と わずかに異な り 、 可変モー ド の位相シ フ ト が直接、 時間 単位 (ピ コ 秒単位) で実行 さ れます。 Spartan-3E デバ イ ス の固定位相シ フ ト モー ド お よ び Spartan-3 デバ イ ス での可変、 固定の両モー ド は、 位相の イ ン ク リ メ ン ト 単位で実行 さ れます。 Spartan-3E の位相シ フ タ の各 イ ン ク リ メ ン ト は約 25ps ですが、こ の値はデバ イ ス に よ っ て異な り ます。こ こ に記載す る アプ リ ケーシ ョ ンでの計算では、 こ の値は重要でないため、 い く つであ っ て も 問題 と な り ません。 前出の回路での n₁お よ び n₂の値か ら n₁ と n₂の平均値 (n₃) が算出で き 、 こ れが ク ロ ッ ク がデー タ ア イ の中央に位置す る よ う にな る 理想的な点 と な り ます。 サンプ リ ン グ ク ロ ッ ク は、 こ の点に向か っ て移 動 し 、 ス テー タ ス ラ イ ンの LOCKEDOUT が High に駆動 さ れ る と 、 デバ イ ス の残 り の回路に位相調整 が完了し たこ と が示さ れま す。図12 に、こ の位相調整プロ セス を シミ ュ レ ーショ ン の波形図で示し ま す。 図 10 : サン プルク ロ ッ クが 0 か ら 1 に変わ っ た場合の最初の検出ポ イ ン ト 図 11 : サン プル ク ロ ッ クが 0 か ら 1 に変わっ た場合の 2 番目の検出ポ イ ン ト Sample Point = 0 Sample Point = 1 Extra delay inserted into the clock by

the DCM when the phase value

is incremented X485_10_110606

RXCLK35 CLKIN (after IOB sample) CLKIN

Sample Point = 0

Sample Point = 1 Extra delay inserted into the clock by

the DCM when the phase value is incremented RXCLK35

CLKIN (after IOB sample) CLKIN

ま と め R 位相調整 ロ ジ ッ ク は基本的に、 こ こ で説明 し た動作を実行す る ス テー ト マシ ン です。 xapp485.zip には イ ン ス タ ン シエーシ ョ ンお よ び使用例 と 共にその コ ー ド が含まれます。n₁、 n₂、 お よ び n₃を確認で き る 出力が BCD お よ びバ イ ナ リ の両方で提供 さ れ、 位相調整を手動で イ ン ク リ メ ン ト ま たはデ ク リ メ ン ト す る ための入力 も 用意 さ れてい ます。こ の回路では、FPGA が電源投入ま たは リ セ ッ ト さ れ る ご と に位 相調整が実行 さ れ、 ノ イ ズ耐性は常に、 デー タ ア イ の中央で最 も 高 く な り ま す。 ただ し 、 ロ ジ ッ ク は FPGA 内部の ス ラ イ ス (BCD 出力が未使用時は 50 ス ラ イ ス) を使用す る こ と にな り ます。 こ の全体的な メ カ ニ ズ ムは、 設計者の意向に よ っ ては、 PicoBlaze™ マ イ ク ロ コ ン ト ロ ー ラ な ど のマ イ ク ロ コ ン ト ロ ー ラ で も イ ンプ リ メ ン ト で き ます。

ま と め

Spartan-3E FPGA は、1:7 のデシ リ ア ラ イ ズ を最高 666Mbps の レー ト で実行す る こ と が求め ら れ る 多 様な アプ リ ケーシ ョ ンで使用 さ れます。 こ の レー ト は ス ピー ド グ レー ド お よ びパ ッ ケージに よ っ て異な り ます (表2 を参照)。 図 12 : 調整プ ロ セスのシ ミ ュ レーシ ョ ン波形図

First edge found at value 59 (decimal) Second edge found at value 119 (decimal)

X485_12_110306 DCM decrements to 90 (decimal) = (59+119)/2 表 2 : ス ピー ド グ レー ド およびパ ッ ケージ別のレー ト VQ、TQ、PQ CP、FT、FG -4 500Mbps 622Mbps -5 500Mbps 666Mbps

改訂履歴 R

改訂履歴

次の表に、 こ の文書の改訂履歴を示 し ます。 日付 バージ ョ ン 内容 2006/04/03 1.0 初版 リ リ ース 2006/11/10 1.1 ピ ンの ス ワ ッ ピ ン グロ ジ ッ ク の説明を追加。 自動位相調整の説明を 追加。 バージ ョ ン 8.2.03 のザ イ リ ン ク ス ツールセ ッ ト を使用 し てテ ス ト 。