完全自己整合メタライゼーション超高速CMOSの研究

完全自己整合メタライゼーション超高速CMOSの研究

著者

横山 道央

完全自己整合メタライゼ-ション超高速cMOSの研究

(課題番号:08455157) 平成10年度科学研究費補助金(基盤研究B)

研究成果報告書

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竺豊空竺竺頼

平成11年3月

研究代表者横山道央

(東北大学電気通信研究所助手) ･)./ 1. r巧ゝ十･    ･ レ. 予 ､ -. , ; : : ･ ] ∵ : ･ ; L l [ , ′   ′   く I h ' ･ . ･ ･ . . . リ   ､ ･ L ; T 心 . . ? .    

は しがき

申請者らは,極微細MOSFETにおいて素子の寄生抵抗を極力低減する｢完全自

己整合メタライゼ-ション( FuJly Self-Aligned Meta"ization; FSAM )技術｣の開発 を行なってきた｡ 高度情報化社会の進展と共に､文字や画像等のデータを高速かつ大量に処理する cMOS集積回路の担う役割は重要となっている｡ CMOSデバイスは微細化とともに 高性能化･高集積化を達成してきたが､ゲート長が0.1umレベルになると､素子の 寄生抵抗が高速化を阻害し､十分な素子の微細化メリットが享受できない｡ さらに､近年､極微細CMOSのGHz帯アナログRF応用が''RFCMOS"技術と して注目され､ディジタルベースバンド部までを含めた｢システム･オン･チップ

(system on achip; SOC) ｣の実現が期待されている｡ RFパワーアンプのような､

高い電流駆動力が要求される素子では､ゲート巾を大きく設計する必要があり､寄 生抵抗は増々大きくなる｡従来のサリサイドプロセスを用いても､その寄生抵抗低 減効果は不十分であり､極微細素子の寄生抵抗を抜本的に低減するプロセス技術の 開発が''RF-CMOS"実現のためには必須である｡ 本研究は､極微細CMOSデバイスの高周波アナログ応用を目指し､開発してきた 選択Al-CVD技術と高速熱処理(RTA)により､素子の寄生抵抗を極力低減させる｢完 全自己整合メタライゼ-ションMOSFET｣の実現を目的とし､以下の研究を行った｡ ( 1 ) FSAMデバイスの寄生抵抗低減効果の解析 (2)自己整合バリア層形成技術の確立 (3)高効率RF-CMOSパワーアンプの高周波特性の検討 平成8年度から平成1 0年度の3年間の基盤研究(ら)を遂行した結果､いくつかの新 しい知見と成果が得られたので､ここに報告する｡

研究組織

研究代表者:横山道央

研究分担者:坪内和夫

益 一 哉

研究経費

平成 8年度

平成 9年度

平成10年度

(東北大学電気通信研究所 助 手) (東北大学電気通信研究所 教 授) (東北大学電気通信研究所 助教授) 5, 200  千円 1, 100  千円 800  千円 計 7, 100  千円

研究発表

[1] 学会誌等(学術論文藩･国際会議)

(1-1) K. Masu, H. Matsuhashi, A･ Gotoh, J･-H･ Chung, M･ Yokoyama,

R. Tajima, Y. Fujita and K. Tsubouchi,

一一Multilevel Metallization Based on AI CVD一㌧

Digest of Technical Papers 1996 Symp･ on VI･SI Technology, Honolulu, p.44-45, (1996).

(1-2) H. Matsuhashi, A･ Gotoh, M･ Yokoyama, K･ Masu and K･ Tsubouchi,

TISelf-Aligned Bamier Layer Fomation for Fully Self-Aligned Metallization MOSFET一一,

Proc. of Advanced Metallization and lnterconnect Systems fb∫ ULSI Applications in 1996, p.253-256 (1997).

(113) J.-H. Chung, H. Matsuhashi, A･ Gotoh, M･ Yokoyama, K･ Masu,

S. I.Lee, M. Y.Lee and K. Tsubouchi,

一一Fluorine TTermination Effect on Al-CVDll

Proc. of Advanced Metallization and Interconnect Systems for UI.SI Applications in 1996, p.43-49 (1997).

(1-4) H. Matsuhashi, A･ Gotoh, C･-H･Lee, M･ Yokoyama, K･ Masu and

K. Tsubouchi,

"Self-Aligned 10-nm Barrier Layer Formation Technology for Fully

SelfJAligned Metallization MOSFETM, Ext･ Abst･ 1997 Int･ Conf･ Solid

State Device and Materials, Hamamatsu, 1997, p.124-125.

(1-5) M. Yokoyama, R. Tajima, H. Matsuhashi, C･-H･Lee, K･ Masu, and

K. T§ubouchi,

"Reduction of parasitic resistances in wide-gate

fully-self-aligned-metallization (FSAM) MOSFET■',

Advanced Metallization and lnterconnect Systems fb∫ ULSI Applications in 1997:US Session, p.185-190 (1998)

(1-6) H. Matsuhashi, C･-H･Lee, K Masu, and K Tsubouchi,

Msuperiority of DMAH to DMEAA f♭r AI CVD technologyM,

Advanced Metallizationand Interconnect Systems for ULSI

Applications in 1997: US Session, p･205-210 (1998)･

(1-7) H. Matsuhashi, A Gotoh, C･-H･Lee, M･ Yokoyama, K Masuand K ¶iubouchi,

Mself-Aligned 10-nm Bamier hyer Formation Teclmologyfor Fully self-Aligned Metallization Metal-Oxide-Semiconductor

Field-Effect-Transistor'- ,

Jpn. ∫. Appl. Phys･, vol･37 (1998) pp･3264-3267･

(1-8) C.-H.Lee, T. Nishimura, H･ Matsuhashi, M･ Yokoyama, K Masu and

K Tbubouchi,

･crystallographic Structure and Contact Resistance of Self-Aligned Nitrided Bamier-Layer on TiSi2 for Fully Self-Aligned Metallization

MOSFET" ,

Advanced Metallizationand lnterconnect Systems for UI･SI

Applicationsin1998: US Session, Colorado, p･11-12 (1998)･

(1-9) K Thbouchi and K Masu,

"AI CVD Teclmology uslng DMAH for UI･SI Multilevel

lnterconnection "

Abstracts of Int. Workshop on Development of ThinFilms for Future ULSrs and Nano-Scale Process Integration (Nagoya, Nov･26-27, 1998) p.34

(1110) H. Matsuhashi, C. H･Lee, T･ Nishimura, K Masuand K･ Thbouchi,

superiority of DMAH to DMEAA for AI CVD Teclmology,

submitted to Materials Science in Semiconductor Processlng, 1999

[2] 口頭発表 (研究会) (2-1)後藤晶央,松橋秀樹,田嶋 陵･横山道央,益 一哉･坪内和夫･ ｢選択AlCVD技術を用いた完全自己整合メタライゼ-ショ ンMOSFET｣ , 電子情報通信学会技術研究報告(シリコン材料･デバイス研究会), sDM9&135, p.25-30, 1996年11月･

(2-2) 横山道央､田嶋 陵､松橋秀樹､益 一哉､坪内和夫､ ｢FSAM_MOSFETにおける寄生抵抗低減効果｣ 電子情報通信学会技術報告(シリコン材料･デバイス研究会)､ SDM97-96, p.27-31 (2-3) 松橋秀樹､益 一哉､坪内和夫､ ｢AI CVDにおけるアルミ有機金属ソースガスの比較｣ 電子情報通信学会技術報告(シリコン材料･デバイス研究会) SDM97-96, p.67-71 (2-4) 李 昌勲､西村隆正､松橋秀樹､益 一哉､坪内和夫 ｢完全自己整合メタライゼ-ションMOSFETにおける バリア層の自己整合形成｣ 電子情報通信学会技術報告(シリコン材料･デバイス研究会)､ SDM98-127､ p.29-34 (2-5) 横山道央､森本明大､斎藤哲也､益 一哉､坪内和夫 ｢FSAM_MOSFETを用いた高周波パワーアンプ｣ 電子情報通信学会技術報告(シリコン材料･デバイス研究会)､ SDM98-130､ p.49-53 (学会耕済会) (2-6) 田嶋 陵､横山道央､益 一哉､坪内和夫 ｢完全自己整合メタライゼ-ションMOSFETにおける寄生抵抗の解析｣ 1996年第57回応用物理学会学術講演会､ 9aN-7 (2-7) 後藤晶央､松橋秀樹､鄭 周赫､横山道央､益 一哉､坪内和夫 ｢選択ALCVD技術におけるプラズマレスCIF3表面クリーニング(Ⅴ)｣ 1996年第57回応用物理学会学術講演会､ 8aN-5 (2-8) 松橋秀樹､後藤晶央､横山道央､益 一哉､坪内和夫 ｢完全自己整合メタライゼ-ションMOSFETにおけるバリア層の自己整 合形成｣ 1996年第57回応用物理学会学術講演会､ 9aN-16 (2-9)  益 一哉､坪内和夫 ｢si上のAI CVDにおける表面反応｣ 1996年第57回応用物理学会学術講演会シンポジウム 【半導体界面制御siと金属との表面･界面反応】､ 8pQ-2 (2-10) 李 昌勲､後藤晶央､松橋秀樹､横山道央､益 一哉､坪内和夫､ ｢完全自己整合メタライゼ-ションMOSFETにおけるバリア層の自己整 合形成 -ⅩPSによる窒素プラズマしたシリサイド(mSi2)表面の化学状 態評価-｣ 1997年春季第44回応用物理学関係連合講演会､ 28pPB-22

(2-ll) 松橋秀樹､後藤晶央､李 昌勲,横山道央､益 一哉､坪内和夫､ ｢完全自己整合メタライゼ-ションMOSFETにおけるバリア層の自己整 合形成 -N2プラズマによって形成した窒化バリア層の極薄接合層への 適用-｣ 1997年春季第44回応用物理学関係連合講演会､ 28aPB-23 (2-12) 李 昌勲､松橋秀樹､益 一哉､坪内和夫､ ｢DMAHのDMEAAに対する優位性｣ 1997年秋季第58回応用物理学会学術講演会､ 3pE-8 (2-13) 森本明大､横山道央,益 一哉､坪内和夫､ ｢完全自己整合メタライゼ-ションの高周波MOSFETへの応用｣ 1997年秋季第58回応用物理学会学術講演会､ 3pG-12 (2-14) 李 昌勲､後藤晶央､松橋秀樹､横山道央､益 一哉､坪内和夫､ ｢完全自己整合メタライゼ-ションMOSFETにおけるバリア層の自己整 合形成｣ 1998年春季第45回応用物理学関係連合講演会､ 29aN-3 (2-15) 横山道央､森本明大､斎藤哲也､益 一哉､坪内和夫 ｢完全自己整合メタライゼ-ション技術を用いたRF-MOSFETにおける 高効率化｣ 1998年第59回応用物理学会学術講演会､ 16pP10-13 (2-16) 西村隆正､李 昌勲､松橋秀樹､益 一哉､坪内和夫 ｢DMAHのDMEAAに対する優位性 一装置の保守容易性の観点から -J 1998年第59回応用物理学会学術講演会､ 15aZL-ll (2-17) 西村隆正､李 昌勲､松橋秀樹､益 一哉､坪内和夫

｢Direct Liquid Injection Systemを用いたAl-CVI)堆積速度の向上｣

1999年春季第46回応用物理学関係連合講演会､ 29pZQ-5

(2-18) 横山道央､森本明大､斎藤哲也､立花良一､益 一哉､坪内和夫

｢シリコンアナログRF_CMOSデバイスの作製｣

研究成果

はしがきに述べたように､我々は平成8年度から平成1 0年度にかけて､開発し てきた選択Al-CVD技術と､従来の急速熱処理(RTA)技術を用いて､極微細CMOS 素子の寄生抵抗を極力低減させる｢完全自己整合メタライゼ-ション技術｣を確立 する事を目的として､以下の3つの項目について研究を遂行した｡ (1)完全自己整合メタライゼ-ションMOSFETの寄生抵抗低減効果の解析 (2)自己整合バリア層形成技術の確立 (3)高効率RF-CMOSパワーアンプの高周波特性の検討 以下､本研究によって得られた新たな知見､成果について述べる｡また､専門的詳 細については､末尾に別添資料として学術論文などに発表した別刷りを掲げた｡ [1)完全自己重合メタライゼ-シヨンMOSFET 2 1世紀のワイヤレスマルチメディア社会においては､文字や音声･画像等のデ ータを高速かつ大量に処理するシリコンCMOS集積回路の担う役割は重要となって くる｡ CMOSデバイスは素子の微細化とともに高性能化･高集積化を達成してきた｡ ゲート長0.1umレベルの素子で遷移周波数(fT; transition frequency)が100GHzに 達するCMOSの報告例もあり､従来のディジタル応用だけでなく､ GaAsデバイス の領域であったGHz帯携帯電話用アナログRF素子へも応用する"RF-CMOS"技術 が可能となってきた｡この事は､アナログRFフロントエンド部からディジタルベ ースバンド部までをCMOSで1チップに作り込む｢システム･オン･チップ(system OnaChip; SOC) ｣の実現につながる｡ しかしながら､例えばアナログRFパワーアンプ等の素子では､高い電流駆動力

が要求される為､ゲート巾を大きく設計する必要があり､微細化と共に増大し高速 化を阻害する要因である素子の寄生抵抗は増々大きくなる｡寄生抵抗低減の為の従 来プロセス技術であるサリサイド(自己整合シリサイド; Self-A一igned siJiGidB 【salicide】 )を用いたデバイスでも､その寄生抵抗低減効果は不十分であり､素子の 寄生抵抗を抜本的に低減するプロセス技術の開発が"RF-CMOS''実現のためには必 須である｡ 我々のグループでは､次世代多層配線技術として導電性基板上のみに選択的にAl 薄膜を堆積させる｢選択AトCVD技術｣を開発しており､この技術を積極的に応用 しMOSFETの寄生抵抗を極力低減する｢完全自己整合メタライゼ-ションMOSFET

(Fully-Self-Aligned Meta"ization lFSAM] MOSFET)

｣を提案した｡図1にFSAM-MOSFETの断面図を示す｡この構造の特徴は､ MOSFETのゲート､ソース､ドレ イン上に ①∩+-Sはたはp十一Siとのコンタクト抵抗低減の為の¶Si2層形成､ ②¶si2層とAlとの相互拡散防止のための極薄バリア層形成､ ③低抵抗である選択cvD-Al薄膜による低シート抵抗層形成､ これらをすべて自己整合的に形成し､寄生抵抗を低減するものである｡ ET_VD_ AI

hArrkr

TiSi 2

≡≡蓋喜∈

図1 完全自己整合メタライゼーションMOSFETの構造

このFSAM構造を実現するプロセス技術としては､

①従来のm (Rapid Thermal Anneal)技術による¶サリサイド形成

②本研究で開発する自己整合バリア形成技術 ③我々のグループが開発してきたDMAHとH2を用いた選択AトCVD技術 を用いる｡寄生抵抗の低減が必要なMOSFETのゲート･ソース･ドレイン領域に､ まず既存のRTA技術によりTiサリサイドを形成し､下地シリコン層とのコンタクト 抵抗を低減する｡次に､ [3)で述べるN2プラズマを用いたTiSi2表面窒化技術により､ IrLSi2層とAlとの相互拡散を防止するITi-Si-N極薄アモルファスバリア層を形成し､ 引き続いて､同一チャンバー内で真空を破る事なく､ CVD-Alを堆積させ､従来サリ サイドに比較しシート抵抗を1桁低減させるFSAMデバイスが作製される｡ 以下､ ･完全自己整合メタライゼ-ションMOSFETの寄生抵抗低減効果の解析 ･自己整合バリア層形成技術の確立 ･高効率RF-CMOSパワーアンプの高周波特性の検討 について述べる｡ (2】完全自己重合メタライゼ-シヨンMOSFETの寄生抵抗低減効果の解析 本研究では､選択CVD-Alを用いる事で､従来サリサイド技術に比較し約1桁の シート抵抗低減を図る｢完全自己整合メタライゼ-ション(FSAM)技術｣を提案して いる｡ここでは､特にWの大きいデバイスにおけるFSAM構造MOSFETの寄生抵 抗低減効果を､シミュレーションを用いて評価し､従来のサリサイドデバイスと比 較した｡ ･ source/Drain等生抵抗static解析 従来のサリサイドデバイスの場合､シリサイド層とn+拡散層との2層構造におけ るコンタクト抵抗叩Si2/n'-Si)及びシート抵抗を含む､ソース･ドレイン(S/D)領

域のトータル寄生抵抗に関して､ D.B.Scott らにより伝送線路モデル l zransmission-Line Adodel; TLM ]を用いたシミュレーション解析が既になされてい る｡我々はこのTLMをFSAM構造に適用するため3層に拡張した【 3-Layer TLM; 3L-TLM ]｡拡張3L-TLMのモデル図および各パラメータを図2に示す｡バリア層は 他の層に比べ充分薄いとみなせる為､このモデルには含まれていない｡電流･電圧 に関する連立微分方程式を解き､コンタクト･シート抵抗を含んだトータル寄生抵 抗を算出している｡ ∩+拡散層､ ¶シリサイド層､ CVD-Al層のシート抵抗は各々100, 3,0.3 【】/ロである｡ 拡張3L-TLMを用いて解析したMOSFETのS/D嶺域トータル抵抗(R,)のチャネル ーコンタクト孔端距離(X)依存性のシミュレーション結果を図3に示す｡ IISi2/n'-Si コンタクト抵抗率は10･6-10･8 (3cm2とした｡解析結果より以下の2点が分かった‥ ①グラフには変曲点xc (国中●)が存在する｡これは､トータル抵抗R,中に距離 依存性が違うシート抵抗成分(距離Xに比例)とコンタクト抵抗成分(Xに反比例)の2 つが混在している為で､距離X<変曲点xcの時コンタクト抵抗が支配的となり距離 小と共に抵抗大(コンタクト抵抗律速)､またX>xcではシート抵抗が支配的となり 距離大と共に抵抗大(シート抵抗律速)､となる｡ (卦シート抵抗律連鎖域ではトータル抵抗は距離Xに関してほぼリニアに増加してお り､かつFSAM構造の場合サリサイド構造に比較し寄生抵抗のX依存性はごく小さ い｡ ｢FSAM-MOSFET｣構造は､低コンタクト抵抗をシリサイド層が受け持ち､自己整 合バリア層形成後､選択cvD-Al膜を厚く形成し低シート抵抗を実現する｡このた め特にWの大きな素子に適用する場合､サリサイドデバイスに比較して大幅な寄生 抵抗低減効果が得られる｡次に､上記拡張3L-TLMにより解析したトータル寄生抵 抗をSPlCEシミュレーションに取り入れ､デバイス速度の向上効果について検討を 行なった｡

S/D Contact hole

Channel T

⊂== Ei ==;二コ

図2 FSAM構造における拡張3L-TLMモデル図

表2 各種パラメータ

Sheet Resistance CVDIAI p AJ

TiSi2      p llSi2

n'diffusion p n

Contact Resisthlity CVD-ALmSi2   P Cl ¶S i2/∩+

Fi一m Thickness CVD-Al ¶Si¥

n+diffusion n+DOIvISi

鞄号

" Contact resish limitedll

0.3 0/[コ 3 0/[コ 100 0/[コ 10 9 0cm2 pc2 = 10J-10J Qcm2 dAl  = 1000Å dt   = 500A dndiff = 1000Å dnpdv = 4000Å

.萱∃

仙Sheet resistance lin触tP

∩■■ノ■■ト Vvﾈ ｶ ′ 免ﾆﾆﾆﾂﾒ ′ ′ 覇4 ･fﾂﾒ ′ ′ ′ ﾆ 芳Rﾒ ′ ′ ′ ′pc2lnCm2) .Jl-l--.--.---A- し,,,:;_/,_-7_二_.._.._.. ｨ耳 ﾈ耳耳耳耳耳耳耳耳耳耳耳耳耳爾 Lf_1_0/_1...一一一一一.一一 ｨ耳耳耳耳 ﾈ耳耳耳耳耳耳耳耳耳耳耳爾 ′-■■■I 爾 W=10LJm R□TISI2= 3 a (ideal) 0  1  2  3  4  5  6  7

Contact - channel edge dishnce X ttJrTq

図3 S/Dトータル抵抗vsチャネルーコンタクト間距離｡図中●は変曲点を表す｡ 0       5       0 2         1         1 EO)1tJ 03LJqS!SqlqP1

･ spICEを用いた速度解析 FSAM構造における寄生抵抗低減効果を､デバイス動作速度の向上という観点か らSPICEシミュレーションを用いて評価した｡図4に､ SPICEシミュレーション に用いたMOSFETモデル図を示す｡ MOSFETは寄生容量を抑える為に偏在コンタ クトパターンを用いている｡ゲート巾Wの大きいデバイスにおける寄生抵抗の影響 を評価する為､モデル中､ 1つのMOSFETをW方向にn個の微小FETに分割した｡ チャネル端-コンタクト孔端距離をX=WとしてStatic解析し得られたソース･ド レイントータル寄生抵抗値R,をn等分して各微小FETに取り入れている｡また･ ゲート鏡域にもFSAM構造の3層の各抵抗成分を分布定数的に取り入れた｡上記 nMOSFETと同様にpMOSFFモデルを作成し､ CMOSリングオシレ一夕を構成し･ その発振周波数から1段当たりのインバータ遅延時間で速度を評価した｡特にゲー ト巾Wの大きい場合､具体的にはW/L比=100の場合の､ FSAMデバイス･ ¶サ リサイドデバイス(理想的抵抗値と細線効果によるシート抵抗上昇がある場合の2 鍾)についてのインバータ遅延時間における各抵抗成分の影響を図5に示す｡ FSAM デバイスの抵抗低減効果が特にゲート嶺域で大きく､ゲート寄生抵抗成分が速度に 及ぼす影響はほとんど抑制されている事が分かる｡図6は､さらにW/L比を大きく していった場合のインバータ遅延時間シミュレーション結果を示す｡サリサイドデ バイスはW/L比-100以上(アナログ応用に相当)では大きく速度が劣化している のに対し､ FSAMデバイスでは十分な寄生抵抗低減効果があらわれており､速度劣 化が抑制されている事が分かった｡ 以上､本研究では､選択AトCVDを用いて素子の寄生抵抗を低減するFSAM-MOSFETにおける､シミュレーションを用いた素子の寄生抵抗Static解析､及び spICEによる動作速度のDynamic解析を行なった｡特にゲート巾の大きいロジック. アナログ応用に対して､従来のサリサイドデバイスでは抵抗低減効果が不十分であ るのに対し､ FSAMデバイスの寄生抵抗低減効果が大きい事を確認した｡

Dynamic analysis usin_a dl'stribuLed SPICE model

Divided by〃 Sou rce Divided by〃 Gatel."""....….wn一 Ftnsi迎 .…".…...%叫也

DrainFV｢.."""".

SubFET L=0.一〟m Rr/∩ W'=W/nFLm 鳴 Divided

DistyI'buted SPICE model of wJ'de･gate FSAM detrices.

Ral, Rs, Rn : Total gate resistances of Al, TiSi2, n'poly-SHayer

Rcl : Total contact resistance of Al什iSi2 interface

Rc2 : Total contact resistance of TiSi2/n'poly-Si interface

RT : Total S/D resistance anaJized by 3L-TLM

ConLrl'butions of gate and S/D JでSistances 垂J由of CMOS lnverfer (Simulation)

SALICJ DE'   SALICl DE拙     FSAM *Narrowing effect: RTiSi2' = 10 X 32/ロ *'ldeal SAuCIDE : Fhlsl2 =  3 a/□

CVD-Al in FSAM: RcvD.Al= 0･30/ロ

TpdtFSAM):Tpd(SALICLDE'):Tpd(SAuCLDE'') = 1 : 2 : 6 図5 CMOSインバータ遅延における寄生抵抗成分の寄与

Simulated CMOS lnverter Delay for Wl'由一

Gate_Width Devices 10 Gate Width lJL m] 図6 CMOSインバータ遅延とゲート巾Wとの関係 ( 0 3 S d ) A e I 山 凸 J a t 3 A u l 5     0 2     2 t J >     O L b r ■       ■ l 0 ︻ . 3 a S d ]   ^ e l q J a l J a ^ u l 釦   o r   _             L l l 0

[3)自己亜合バリア居形成技術の確立 FSAM構造を実現するプロセス技術として､従来サリサイド層表面に自己整合バリ ア層を形成する技術を本研究において開発した｡ AはTiSi2との拡散防止のための自 己整合バリア形成技術は､これまでにRTN ( RapidThermaI Nitridation)によるTiSi2 表面の窒化が報告されていたが､この方法は1000℃前後の高温処理を必要とするた め､極微細MOSFETのソース･ドレイン部の接合深さの増大あるいは接合破壊を引 き起こす｡またRTN後の大気開放により表面に形成される自然酸化膜はAlの選 択堆積を阻害する｡このため､低温で且つTiSi2表面の酸化を抑制する自己整合バリ ア形成技術が必須となる｡本研究では､ N2 Plasmaを用いたTiSi2表面の低温窒化処理 について検討した｡ ･ N2 Plasma処理による自己集合バリア形成

RTA (基数温度650℃､熱処理時間30sec､ N2ガス)により作製したTiSi2を反応管 に導入し､ N2 PtaSma処理(反応管内圧力0.2Torr､基板温度400℃､プラズマ電力 密度0.71W/cm3)を行った｡ N2 Plasma処理前後のTiSi2表面XPS組成分析結果より･ TiSi2表面にNISピークが現れることを確認した｡また､ N2 Plasma処理を行ったTiSi2 のXPS depth profileから､厚さ約400AのTiSi2のうち､表面から約100Aの深さまで 窒化されていることが分かった｡また､窒化層にはTi､ Si､ Nのピークが存在する こと､電子線回折がhaloパターンである事から､ TトSi-N 3元系が形成されていると 考えられる｡ さらに､ N2 PIasma処理後､ AIを堆積(基板温度180℃･反応管内圧力1･OTorr､ 10mm) した後の表面SEM像観察より､ N2 Plasma処理後もAlの選択性は保たれている事を確 認した｡ 図7にN2 Plasma処理を行ったTiSi2上と､行っていないTiSi2上にAlを堆積し､その 後400℃､ 30min.窒素雰囲気で熱処理を行い､ Al/TISi2を剥離した後のSi表面SEM 像を示す｡ (a)がN2 P暮asma処理無し､ (b)が処理有りである｡ (a)のS俵面では熱処理

SEM im台 令 of Si surface Samp一es are annealed at 400×C/30minJN2.

erS are

(a) without N2 Plasma nitridation

Nitrided

layer

(b) with N2 plasma nitridation No pits are observed on Si surface･

Nitridedt 妨& 7E6 2 barri 妨&ﾂ aye F " Al.

によりAlが拡散LSiと反応したために形成されたpitが観察される｡これに対し､ (b)ではpitは観察されない｡これより､ N2 Plasma処理によりTiSi2表面に形成され た窒化膜はAlの拡散を抑制するバリアとして機能しているといえる｡ また､測定したCVD-Al/バリア層/TiSi2/n'si構造のコンタクト抵抗値は10-7Qcm2 台であり､窒化層がコンタクト抵抗を上昇させる要因にはならない事がわかった｡ 以上､自己整合バリア層形成技術として､ N2 Plasma処理によるTiSi2表面の低温 窒化について検討し次のことを確認した｡ ･基板温度400℃でTiSi2表面が約100A窒化され丁トSi-N 3元系アモルファス層となる｡ ･ N2 Plasma処理による窒化層はAlに対してバリア性を有する｡ ･ CVD-Al膜は窒化層表面に選択堆積可能｡ ･ CVD-Al/バリア層/TiSi2/n'si構造のコンタクト抵抗値は10-7由cm2台であり､窒化 層がコンタクト抵抗を上昇させる要因にはならない｡ [4)高効率RF･CMOSパワーアンプの高周波特性 FSAM_MOSFETのRFアンプとしての応用を念頭におき､その寄生抵抗低減効果 による高周波特性の向上､及びパワーアンプとしての効率の評価を行なった｡

･ 3L･TLM(3･Layer Transmissjon･Ljne Mode一)による寄生抵抗解析

[11で用いた拡張3L-TLMを用いて高周波シミュレーション解析を行った｡尚､ゲ ート巾Wの大きいデバイスにおいて,ソース･ドレイン面積を小さくし寄生容量を 抑えるため､コンタクト孔は､偏在させたパターンを用いる事を想定している｡各 パラメータを表1に示す｡ 3L_TLMによる寄生抵抗解析結果を､図8､ 9に示す｡各々､ W方向トータル抵 抗のゲート巾依存､およびゲート長依存性を表している｡高電流駆動力の為にゲー ト巾を大きく､またより高周波動作の為にゲート長を短くしていくと､従来のサリ サイドデバイスではW方向トータル抵抗が増大するのに対して､ FSAMデバイスで

700 600 500 400 300 200 100 0 0   10 15   20   25  30  35

GateWidth lJLm)

図8 W方向トータル抵抗vsゲート巾｡ 0.3    0.4    0.5    0.5 Gate Length lFLm) 図9 W方向トータル抵抗vsゲート長｡ ︻ o ) a U u t ! l S ! S O t J ︻ o ) 中 U u e l S ! S a t J 0 I U l a 0 2       2

は､トータル抵抗の増大が抑制されている事が分かる｡従って､極大ゲート巾か つ極微細ゲート長が必須のGHz帯動作パワーアンプへの応用には､ FSAMデバイス による寄生抵抗低減効果が有効であると考えられる｡ ･高周波シミュレーションを用いた速度解析 FSAM構造における寄生抵抗低減効果を､高周波アンプ応用という観点からシミ ュレーションを用いて評価した｡高周波シミュレータとしては､ HP社MDS (Microwave Design System)を用いた｡図1 0, 1 1に･最大有能電力利得(MAG)

及び遷移周波数･最大発振周波数のゲート巾依存性を示す｡ここで､最大有能電力 利得とは､ FETアンプの入出力整合をとった場合の最大電力利得を指す｡また､遷

移周波数(fT)は電流利得が1 (-OdB)となる周波数､最大発振周波数(fmax)は､電力利

得が1となり､文字通りループを組んだ場合発振可能な最大の周波数を指す｡

図より､ゲート巾の増大に対して､従来サリサイドデバイスではMAG,fT, fmaxと

もに劣化しているのに対し､ FSAMデバイスでは､ MAG,fT, fmaxともに向上してい

る事が分かる｡同様にして､最大有能電力利得及び周波数特性のゲート長依存性を 評価した結果､とくにゲート長0.2JLmの場合に､従来サリサイドデバイスでは各特 性がすべて劣化しているのに対し､ FSAMデバイスではさらに特性向上が見られた｡ 従って､ FSAMデバイスは､ゲート長0.2〝m以下､ゲート巾25〝m以上において も､寄生抵抗の十分な低減効果があるために高周波特性の向上が達成できるといえ る｡ ･効率の評価 FSAM_MOSFETをアナログRFアンプとして用いる場合の効率について検討する｡ バッテリー駆動が必須の携帯電話機では､送信アンプの消費電力のしめる割合が大 きく､長時間通話･低消費電力化の為には数%でもアンプの効率を上げる事が重要 となってくる｡

100 10  15  20  25  30  35 ゲート幅W 【〃m】 図1 0 最大有能電力利得vsゲート巾｡ 10  15  20  25  30  35 ゲート幅W l〃m】 図1 1 周波数特性vsゲート巾｡ 50 ︻ 山 P ) ( O v ≡ ) 駐 再 q 由 濯 仲 Y 峠 E z H 9 ) X t J . 1 1 点 駕 B r o l U 0 l a     4     3 2 0 ｡   糊

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′｢ " ----■ ﾒ ﾒﾚH JJD｢ 一一一一 -FSAM 綿 ( " ﾊJB 一一一Salicide 鳴 t一 綿爾 15   20   25   30   3 GateWidth W 【〟ml 図1 2 規格化効率vsゲート巾｡ 効率には､ドレイン効率77Dと付加電力効率77addがあり､各々次式で表される｡ 77 D = (PouVPDC)× 100 77 add= (Pout-Pin) / PDCX 100 =77D(1 - 1/G) ここで､ Pout:出力電力､ p｡｡:直流投入電九pin:入力電力､ G:ゲイン､である｡ すなわち､ DC投入電力の何%が高周波出力に変換されたかがドレイン効率であり､ アンプの高周波入出力電力差(実質的にアンプが付加した高周波電力)のDC投入 電力に対する割合が､付加電力効率である｡一般にドレイン効率の最大理論値はア ンプの動作級などの形式で決まり､実際には理論値より低い値となる｡付加電力効 率は､上式からも分かるとおり､アンプのゲインGが有限である為､理論最大値は ドレイン効率より低く､実際には周辺その他の影響でさらに効率は落ちる事になる｡ とくに大出力の送信アンプでは付加電力効率が評価に用いられる｡ ここで､従来のサリサイドデバイスとFSAMデバイスにおいて､ドレイン効率で 規格化した付加電力効率を比較してみる(図1 2)｡サリサイドデバイスでは､ゲ-o o o o o o 0   0 1 5   4   3   2   1       1   2 l l ︻ g p ] u ] . t ! 9 0 1 q t ! H t 2 ^ V ∈ n L L J t X e M

ト巾Wを25LLm以上にするとゲインが下がってしまうため､結果的に付加電力効 率は下がってくる｡これに対して､ FSAMデバイスでは､ W=25JLm以上においても ゲインの劣化はなく､従って付加電力効率の低下もみられない事が分かる｡ FSAM_MOSFETにおいて､ 3LTLMモデルによる寄生抵抗値解析､及び高周波シ ミュレーションによるGHz帯動作解析を行い､特に電流駆動力の大きなアナログRF アンプ応用に対して､ FSAMデバイスの寄生抵抗低減効果が大きく､ GHz帯パワー アンプとして有効である事が分かった｡ ま とめ 本研究では､ (1)極微細素子の寄生抵抗を極力低減する｢完全自己整合メタライゼ-ション (FSAM)MOSFET｣の寄生抵抗低減効果の解析を行なった｡ シミュレーションを用いた素子の寄生抵抗static解析､及びspICEによる動 作速度のDynamic解析を行ない､特にゲート巾の大きいロジック･アナログ応 用に対して､従来のサリサイドデバイスでは寄生抵抗低減が不十分であるのに 対してFSAMデバイスの寄生抵抗低減効果が大きい事を確認した｡ (2)自己整合バリア層形成技術の確立を行なった｡ 自己整合バリア層形成技術として､ N2 Plasma処理によるTiSi2表面の低温窒 化について検討し以下のことを確認した｡ ･基板温度400℃で､ TiSi2表面が約100Å窒化され､ TトSi-N 3元系アモルファ ス層となる｡ ･ N2 Plasma処理による窒化層はAlに対してバリア性を有する｡ ･ CVD-Al膜は窒化層表面に選択堆積可能｡

･ CVDIAl/バリア層/TiSi2/n'si構造のコンタクト抵抗値は10-70cm2台であり､ 窒化層がコンタクト抵抗を上昇させる要因にはならない｡ (3)高効率RF-CMOSパワーアンプの高周波特性の検討を行った｡ FSAM-MOSFETにおいて､ 3L-TLMモデルによる寄生抵抗値解析､及び高周 波シミュレーションによるGHz帯動作解析を行い､特に電流駆動力の大きな アナログRFアンプ応用に対して､ FSAMデバイスの寄生抵抗低減効果が大 きく､ GHz帯パワーアンプとして有効である事が分かった｡ 以上､本研究では､極微細素子の寄生抵抗を極力低減するプロセス技術である｢完 全自己整合メタライゼ-ション(FSAM)技術｣を確立し､アナログRF-CMOSの実現 の基礎を築いた｡今後のワイヤレスマルチメディアの進展に伴い必須となると考え られる､ディジタルベースバンド部からアナログRF部までをCMOSで作り込む､ ｢システム･オン･チップ(soc)｣技術の基盤となるものであると確信する｡

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