MAX 10 FPGA開発キット・ユーザー・ガイド

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MAX 10 FPGA

_{開発キット・ユーザー・ガ}

イド

更新情報 フィードバック

UG-01169

2015.11.06 101 Innovation Drive_{San Jose, CA 95134} www.altera.com

(2)

このボードについて... 1-1

概要...1-3 ボードの取り扱い... 1-5

使用開始に際して... 2-1

Quartus II ウェブ・エディション・ソフトウェア... 2-1 開発キットのインストール...2-1 USB-Blaster ドライバのインストール...2-2 ボード・アップデート・ポータル...2-3

ボード・テスト・システム...3-1

Configure メニューの使用...3-3 System Info タブ...3-5 GPIO タブ... 3-7 Flash タブ... 3-9 HSMC タブ... 3-11 DDR3 タブ... 3-13 ADC タブ... 3-15 HDMI タブ... 3-17 Sleep Mode タブ...3-19 パワー・モニタ...3-21 クロック・コントロール...3-23

ボード・コンポーネント...4-1

このボードについて...4-1 主要なデバイス...4-3 コンフィギュレーション... 4-4 Quartus II Programmer の使用... 4-4 内部コンフィギュレーション手法の選択... 4-4 スイッチおよびジャンパの設定...4-5 ステータス・エレメント... 4-7 設定エレメント...4-8 汎用ユーザー入出力...4-8 クロック回路...4-9 オンボード・オシレータ...4-10 オフボード・クロック入出力... 4-11 コンポーネントとインタフェース... 4-12 10/100/1000 イーサネット PHY... 4-12 デジタル-アナログ・コンバータ... 4-15 目次-2

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HDMI ビデオ出力... 4-15 HSMC...4-17 Pmod コネクタ...4-22 USB - UART 変換器 ...4-23 メモリ...4-24 DDR3 リビジョン B ボード... 4-24 DDR3 リビジョン C ボード...4-26 フラッシュ... 4-29 電源分配システム... 4-31

追加情報... A-1

ボードおよびユーザー・ガイドの改訂履歴...A-1 コンプライアンスと適合に関して...A-2 CE EMI 適合への注意...A-2 目次-3 Altera Corporation

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このボードについて

1

2015.11.06

UG-01169 _更新情報 フィードバック

MAX®_{10 FPGA 開発ボードは、アルテラ}®_{MAX 10 デバイスの性能と機能を評価するためのハー}

ドウェア・プラットフォームを提供します。

開発キットには、以下のコンポーネントが付属する、RoHS-および CE-準拠の MAX 10 FPGA 開発ボードが含まれます。

• 主要なデバイス：

• MAX 10 FPGA（10M50D、デュアル電源、F484 パッケージ）

• Enpirion® EN2342QI インダクタ統合型 4 A PowerSoC 電圧モード同期降圧コンバータ

Enpirion

• EN6337QI インダクタ統合型 3 A 高効率 PowerSoC DC-DC 降圧コンバータ • Enpirion EP5358xUI インダクタ統合型 600 mA PowerSoC DC-DC 降圧コンバータ

• MAX II CPLD – EPM1270M256C4N（オンボード USB-Blaster™ II）

• プログラミングとコンフィギュレーション： • エンベデッド USB-Blaster II（JTAG） • オプションで 10 ピン・ヘッダを介する JTAG 直接接続 • メモリ・デバイス： • 64 Mx16 1 Gb DDR3 SDRAM とソフト・メモリ・コントローラ • 128 Mx8 1 Gb DDR3 SDRAM とソフト・メモリ・コントローラ • 512 Mb Quad シリアル・ペリフェラル・インタフェース（QSPI）フラッシュ • 通信ポート： • ギガビット・イーサネット（GbE）RJ-45 ポート 2 個 • イーサネット・ポート A（下） • イーサネット・ポート B（上） • ミニ USB2.0 UART 1 個 • 高精細マルチメディア・インタフェース（HDMI）ビデオ出力 1 個 • ユニバーサル高速メザニン・カード（HSMC）コネクタ 1 個 • 12 ピン Digilent Pmod™互換コネクタ 2 個

©_{2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are} trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any

ISO 9001:2008

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• アナログ：

• MAX 10 FPGA アナログ-デジタル・コンバータ（ADC）SMA 入力 2 個 • 2x10 ADC ヘッダ

• ADC へのポテンショメータ入力

• 外部 16 ビット・デジタル-アナログ・コンバータ（DAC）デバイスと SMA 出力 1 個

• クロック：

• 25 MHz シングル・エンド外部オシレータ・クロック・ソース • Silicon labs クロック・ジェネレータとプログラマブル周波数 GUI

• オンボード USB-Blaster™ II 用のミニ USB ケーブル • 2 A 電源およびコード • 無償の Quartus®_{II ウェブ・エディション開発ソフトウェア（ソフトウェアとライセンスはウ} ェブサイトからダウンロード） • 包括的な関連資料 • ユーザー・マニュアル、部品表、回路図、ボード・ファイル 1-2 _{このボードについて} _2015.11.06UG-01169 Altera Corporation このボードについて フィードバック

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概要

図 1-1: MAX 10 FPGA ボード・コンポーネント（表面） PMOD CONNECTOR (J4) FPGA RECONFIGURE BUTTON USER PUSH BUTTONS DC INPUT 12 V (J15) HSMC CONNECTOR (J2) USER LEDs _{DDR3 64Mx16} SDRAM Enpirion EN2342QI 4A PowerSoC Enpirion EN6337 3A PowerSoC JTAG HEADER (J14) USB BLASTER (J12) USB to UART_(J11) CLOCK GENERATION CHIP POT1 2x10 PIN HEADER (J20) SMA - ANAIN2 (J19) HDMI CONNECTOR (J8) FPGA_CPU_RESETBUTTON POWER SWITCH (SW3) PMOD CONNECTOR (J5) DUAL ETHERNET CONNECTOR (RJ1) SMA - ANAIN1 (J18) SMA - DACOUT (J1) 16-Bit DAC MAX II USB-BLASTER II CIRCUIT Ethernet A (Bottom) Ethernet B (Top)

LED4 LED3 LED2 LED1 LED0

USER PB3 USER PB2 USER PB1 USER PB0 UG-01169 2015.11.06 概要 1-3

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図 1-2: MAX 10 FPGA ボード・コンポーネント（裏面）

注意: ボードの裏面にあるシリアル番号からボードのリビジョンを確認できます。

DDR3 128Mx8 BOARD

REVISON SDRAM (U6)

USER DIP SWITCH (SW2)

QUAD SPI FLASH

USER DIP SWITCH (SW1) ENPIRION EN6337 ENPIRION EN6337 1-4 _概要 _2015.11.06UG-01169 Altera Corporation このボードについて フィードバック

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図 1-3: システム・ブロック図

~

HDMI TX USB Blaster

FTDI + MAXII/ V USB to UART

DC Supply DDR 3 512 Mb x16 QSPI Flash 1 Gb x16 2x10 ADC IN/GPI O DACOUT DAC AIN1 AIN2 FPGA _RESET JTAG Qsci llator Potentiometer PMOD PMOD HSMC 2x 1 GbE

~

User DIP Switches User Push Buttons User LEDs

ボードの取り扱い

ボードを取り扱う際には、静電気防止の注意を順守してください。 注意: 適切な静電対策がなければ、ボードが損傷する恐れがあります。ボードに触れる際には静電防止対策を実施してください。 UG-01169 2015.11.06 ボードの取り扱い 1-5

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使用開始に際して

2

2015.11.06 UG-01169 _更新情報 フィードバック

Quartus II

_{ウェブ・エディション・ソフトウェア}

Quartus II ウェブ・エディション・ソフトウェアは無償であり、ライセンスも不要です。ウェブ・エディション・ソフトウェアはアルテラ・ウェブサイトからダウンロードできます。あるいは DVD を請求することもできます。関連情報 • Quartus II ウェブ・エディション・ソフトウェア

• Altera IP and Software DVD Request Form

• Altera Quartus II Software - Subscription Edition vs. Web Edition

開発キットのインストール

1. MAX 10 開発キットのインストーラをアルテラ・ウェブサイトの MAX 10 FPGA Development

Kit のページからダウンロードします。あるいは、開発キットの DVD をアルテラ・ウェブサイトの Altera Kit Installations DVD Request Form のページから請求することもできます。

2. MAX 10 FPGA 開発キットのインストーラを起動します。

3. 画面の案内に従ってインストール・プロセスを完了します。インストレーション・ディレク

トリには、Quartus II ソフトウェアのインストレーションと同じ位置を選択してください。インストール・プログラムが、以下の図に示す開発キットのディレクトリ構造を作成します。

注意: BTS GUI が.sofファイルを、MAX 10 デバイスをコンフィギュレーションする、また関

連するテストを開始するために使用します。.sofファイルを*\examples\board_test_system

ディレクトリから移動させないでください。

©_{2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are} trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services.

ISO 9001:2008

登録済

www.altera.com

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図 2-1: インストールされる開発キットのディレクトリ構造

<install dir>

documents board_design_files

The default Windows installation directory is C:\altera\<version>\.

examples factory_recovery demos kits <device name> 表 2-1: インストールされるディレクトリ内容 ディレクトリ名 内容の説明 board_design_files 回路図、レイアウト、アセンブリ、および部品表の、ボード・デザイン・ファイルが入っています。これらのファイルを新しい試作ボードのデザインの出発点として使用します。 demos 提供される場合に、デモンストレーション用アプリケーションが入っています。 documents 以下の資料が入っています。

• MAX 10 FPGA Development Kit User Guide • Quick Start Guide

• Dear Customer Letter

examples このキット向けのサンプル・デザイン・ファイルが入っています。 factory_recovery 出荷前にボードにプログラミングされた元データが入っています。このデータは、ボードを元のファクトリ内容に復元するために使用します。

USB-Blaster

_{ドライバのインストール}

開発ボードは、FPGA をプログラミングするための USB-Blaster 回路を内蔵しています。しかし、ホスト・コンピュータとボードが通信するためには、ホスト・コンピュータにオンボード USB-Blaster II ドライバをインストールする必要があります。オペレーティング・システム用のオンボード USB-Blaster II ドライバのインストール手順は、アルテラのウェブサイトで入手可能です。アルテラ・ウェブサイトの Altera Programming Cable

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Driver Information ページにある表の項目から該当するコンフィギュレーションのリンクをクリックし、案内にアクセスしてください。

ボード・アップデート・ポータル

www.altera.com の Board Update Portal へのアクセスにより、ボードを最新の状態に保つことができます。

このウェブサイトでは、ボード向けの役立つ情報や最新のソフトウェアとデザイン例を入手することができます。Board Update Portal を利用するためのボード設定の手順については、キットの 箱に同梱されている Quick Start Guide を確認してください。

UG-01169

2015.11.06 ボード・アップデート・ポータル 2-3

使用開始に際して Altera Corporation

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ボード・テスト・システム

3

2015.11.06 UG-01169 _更新情報 フィードバック このキットには、ボード・テスト・システム（BTS）アプリケーションが付属しています。 BTS は、機能設定を変更し、結果を観察するための使いやすいインタフェースを提供します。 BTS を使用して、ボード・コンポーネントのテスト、機能パラメータの変更、パフォーマンスの観測、および電力使用量の測定が可能です。BTS の使用中は、テストする機能性に対して適切なテスト・デザインで FPGA を適宜リコンフィギュレーションします。

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ISO 9001:2008

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図 3-1: ボード・テスト・システム GUI ボードの主要な機能をテストするために、いくつかのデザインが提供されています。各デザインはアプリケーションで 1 つ以上のタブにデータを提供します。各タブのために FPGA にダウンロードする適切なデザインを Configure メニューで特定します。 FPGA の正常なコンフィギュレーション後に適切なタブが表示され、これを使用して関連するボード機能を動作させることができます。ボードの写真上で、対応するコンポーネントの周りにハイライトが表示されます。 BTS は、FPGA で動作するテスト・デザインと JTAG バスを介して通信します。ボード・テスト・

システムとパワー・モニタは、JTAG バスを Nios II デバッガや SignalTap® II エンベデッド・ロジ

ック・アナライザといった他のアプリケーションと共有しています。Quartus II Programmer は JTAG バスの帯域幅の大部分を使用するため、JTAG バスを使用している他のアプリケーション

3-2 _{ボード・テスト・システム} _2015.11.06UG-01169

Altera Corporation ボード・テスト・システム

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がタイム・アウトすることがあります。Quartus II Programmer を使用して FPGA をリコンフィギュレーションする前には、必ず他のアプリケーションを閉じてください。

Configure

_{メニューの使用}

使用するデザインを選択するために Configure メニューを使用します。各デザイン例でそれぞれ異なるボード機能をテストできます。このメニューからデザインを選択すると、対応するタブがテスト向けにアクティブになります。 図 3-2: Configure メニュー UG-01169 2015.11.06 Configureメニューの使用 3-3

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FPGA をテスト・システム・デザインでコンフィギュレーションするには、以下のステップを実行します。 1. Configure メニューで、テストする機能と対応するコンフィギュレーション・コマンドをクリ ックします。 2. 表示されたダイアログ・ボックスで、Configure をクリックし、デザインを FPGA にダウンロ ードします。 3. Quartus II Programmer が開いていれば、コンフィギュレーション完了後にこれを閉じます。 デザインが FPGA で動作します。デザインとインタフェースする GUI アプリケーション・タブが有効になります。

ボード・テスト・システム GUI ではなく Quartus II Programmer をコンフィギュレーションに使用する場合には、GUI を再起動する必要があります。

3-4 Configureメニューの使用 2015.11.06UG-01169

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System Info

_タブ

System Info タブには、ボードの現在の設定が表示されます。タブには、JTAG チェイン、ボードの MAC アドレス、Qsys メモリ・マップ、およびボードに保存されているその他の詳細が表示されます。

図 3-3: System Info タブ

UG-01169

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表 3-1: System Info タブのコントロール

コントロール 概要

Board Information コントロール GPIO デザインがコンフィギュレーションされると、ボー

ドの情報が更新されます。それ以外の場合には、このコントロールはボードに関するデフォルトの静的情報を表示します。 Board Name ボード・テスト・システムで設定されたボードの正式名称を表示します。 Board P/N ボードのパート・ナンバーを表示します。 Serial Number ボードのシリアル・ナンバーを表示します。

Factory Test Version 現在ボード上で動作しているボード・テスト・システムの

バージョンを表示します。

MAX Version 現在ボード上で動作している MAX コードのバージョンを

表示します。

Ethernet A MAC ボードのイーサネット A の MAC アドレスを表示します。

Ethernet B MAC ボードのイーサネット B の MAC アドレスを表示します。

JTAG Chain 現在の JTAG チェイン内のデバイスをすべて表示します。

Qsys Memory Map ボードの Qsys システムのメモリ・マップを表示します。

3-6 System Infoタブ 2015.11.06UG-01169

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GPIO

_タブ

GPIO タブでは、ボード上のすべての汎用ユーザー I/O コンポーネントとインタラクトすることができます。DIP スイッチ・セッティングの表示、LED の点滅操作、およびプッシュ・ボタン押下の検出が可能です。 図 3-4: GPIO タブ UG-01169 2015.11.06 GPIOタブ 3-7

(19)

表 3-2: GPIO タブのコントロール

User DIP Switch ユーザー DIP スイッチ・バンク内のスイッチの現在のポジションを表示し

ます。ボード上のスイッチを切り替え、グラフィック表示がそれに応じて変化することを確認します。

User LED FPGA に対するユーザー LED の現在の状態を表示します。ボードの LED

をトグルするには、0 から 4 のボタンをクリックして赤または緑の LED を トグルするか、All ボタンをクリックします。 Push Button ボードのユーザー・プッシュ・ボタンの現在の状態を表示する、読み出し専用のコントロールです。ボード上のプッシュ・ボタンを押して、グラフィック表示がそれに応じて変化することを確認します。 3-8 GPIOタブ 2015.11.06UG-01169 Altera Corporation ボード・テスト・システム フィードバック

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Flash

_タブ

Flash タブでは、ボード上のフラッシュ・メモリに読み出しおよび書き込みをすることができま す。 図 3-5: Flash タブ（詳細） コントロール 概要 Read ボード上のフラッシュ・メモリを読み出します。フラッシュ・メモリの内容を表示するには、テキスト・ボックスに開始アドレスを入力してから Read をクリックします。指定したアドレスから開始する値が表に表示されます。 UG-01169 2015.11.06 Flashタブ 3-9

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コントロール 概要 Write ボード上のフラッシュ・メモリに書き込みをします。フラッシュ・メモリの内容を更新するには、表で値を変更してから Write をクリックします。アプリケーションは新しい値をフラッシュ・メモリに書き込んだ後で再び値の読み出しを行い、グラフィック表示にメモリ内容が正確に反映されていることを保証します。 Erase フラッシュ・メモリを消去します。 Increment Test 512 K テスト・システム・スクラッチ・ページに限定された、フラッシュ・メモリへのインクリメント・データ・パターン・テストを開始します。 Random Test 512 K テスト・システム・スクラッチ・ページに限定された、フラッシュ・メモリへのランダム・データ・パターン・テストを開始します。フラッシュ・メモリ・マップ開発ボードのフラッシュ・メモリ・マップを表示します。 3-10 Flashタブ 2015.11.06UG-01169 Altera Corporation ボード・テスト・システム フィードバック

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HSMC

_タブ

HSMC では、CMOS ポートのテストができます。 図 3-6: HSMC タブ

Status Pattern sync：パターンが同期している状態かどうかを表示しま

す。データ・シーケンスの開始が検出されると、パターンは同期していると考えられます。

Port CMOS：CMOS ポートがテストに使用できます。

UG-01169

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コントロール 概要 Data Type 以下のデータ型を解析に使用できます： • prbs7：擬似ランダム 7 ビット・シーケンスを選択します。 • prbs15：擬似ランダム 15 ビット・シーケンスを選択します。 • prbs23：擬似ランダム 23 ビット・シーケンスを選択します。 • prbs31：擬似ランダム 31 ビット・シーケンスを選択します。 • high_frequency：データ・パターンで分割します。 • low_frequency：データ・パターンで分割します。

Error Control _{• Detected errors：ハードウェアで検出されたデータ・エラーの}

数を表示します。

• Inserted errors：送信データ・ストリームに挿入されたエラー の数を表示します。

• Bit error rate (BER)：インタフェースのビット・エラー・レー トを表示します。

• Insert Error：ボタンをクリックするたびに、送信データ・ス トリームに 1 ワードのエラーを挿入します。

• Clear：Detected errors および Inserted errors カウンタを 0 に リセットします。

Test Control _{• Stop：テストをリセットします。}

• Number of bits tested：最後にリセットしてからテストしたビ ットの数を表示します。

3-12 HSMCタブ 2015.11.06UG-01169

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DDR3

_タブ

DDR3 タブでは、選択した量のアドレスに読み出しと書き込みを行うことにより、DDR3 をテス トできます。 図 3-7: DDR3 タブ UG-01169 2015.11.06 DDR3タブ 3-13

(25)

コントロール 概要 パフォーマンス・インジケータこれらのコントロールは、最後に Start をクリックしてから収集 された現在のトランザクション性能解析情報を表示します。 • Write、Read、Total パフォーマンス・バー—要求されたトラ ンザクションが達成できる理論上の最大データ・レートの割合を表示します。 • Write (MBps)、Read、(MBps)、Total (MBps)—解析されたデ ータのバイト数を秒単位で表示します。 • データ・バス：72 ビット（8 ビット ECC）幅で周波数が 1066 MHz のダブル・データ・レートです。ピンあたり 2133 Mbps （Megabits per second）です。136512 Mbps または 17064 MBps

の理論上の最大帯域幅に相当します。 Error Control このコントロールでは、解析中に検出されたデータ・エラーを表示し、またエラーを挿入することができます。 • Detected errors—ハードウェアで検出されたデータ・エラーの 数を表示します。 • Inserted errors—トランザクション・ストリームに挿入された エラーの数を表示します。 • Insert Error—ボタンをクリックするたびに、トランザクショ ン・ストリームに 1 ワードのエラーを挿入します。Insert Error は、トランザクションのパフォーマンス解析中にのみイネーブルされます。

• Clear—Detected errors および Inserted errors カウンタを 0 にリ セットします。

Number of Addresses to Write

and Read 読み出しおよび書き込みのそれぞれの繰り返しで使用するアドレス数を決定します。

3-14 DDR3タブ 2015.11.06UG-01169

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ADC

_タブ

ADC（アナログ-デジタル）タブは、すべての ADC 入力チャネルのリアルタイムの電圧値を表 示します。 図 3-8: ADC タブ このタブで表示される ADC 1 と ADC 2 の 2 つの表は編集できません。以下の表にチャネルの 接続先を示します。 UG-01169 2015.11.06 ADCタブ 3-15

(27)

専用チャネル SMAコネクタ ADC 1 ANAIN1_SMA_（J18） チャネル 0 ADC1_CH0（J20.1）チャネル 1 ADC1_CH1（J20.3）チャネル 2 ADC1_CH2（J20.5）チャネル 3 ADC1_CH2（J20.7）チャネル 4 ADC1_CH4（J20.11）チャネル 5 ADC1_CH4（J20.13）チャネル 6 ADC1_CH6（J20.15 または POT1）チャネル 7 ADC1_CH7（J20.17） 専用チャネル SMA_コネクタ ADC 2 ANAIN2_SMA_（J19） チャネル 0 ADC1_CH0（J20.2）チャネル 1 ADC1_CH1（J20.4）チャネル 2 ADC1_CH2（J20.6）チャネル 3 ADC1_CH2（J20.8）チャネル 4 ADC1_CH4（J20.12）チャネル 5 ADC1_CH4（J20.14）チャネル 6 ADC1_CH6（J20.16）チャネル 7 ADC1_CH7（J20.18） 3-16 ADCタブ 2015.11.06UG-01169 Altera Corporation ボード・テスト・システム フィードバック

(28)

HDMI

_タブ

このタブは、高精細マルチメディア・インタフェース（HDMI）からのカラー・バー・パターンを表示します。

図 3-9: HDMI タブ

TX Pattern Color Bar：このコントロールを使用して TX パターンを選択しま

す。赤、青、緑、白、黒が選択できます。Start ボタンをクリッ クすると、TX パターンを瞬時に表示します。

UG-01169

(29)

Start このボタンをクチックすると、（Color Bar で）選択した TX パタ

ーンを表示します。

3-18 HDMIタブ 2015.11.06UG-01169

(30)

Sleep Mode

_タブ

このタブでは、パワー・マネージメント・コントローラの側面からスリープ・モードをテストできます。 図 3-10: Sleep Mode タブ コントロール 概要 Running (/Sleeping) モードのステータスを動作またはスリープとして表示します。このコントロールはインタラクトできません。 Note このコントロールはスリープ・モードに関連するボード LED イベントについて表示します。 UG-01169 2015.11.06 Sleep Modeタブ 3-19

(31)

パワー・モニタ

Power Monitor は、現在の電力情報を測定およびレポートし、また、JTAG バスを介してボード上の MAX II デバイスと通信します。MAX II デバイスに接続されたパワー・モニタ回路により、 FPGA が消費している電力の測定をすることができます。

アプリケーションを起動するには、ボード・テスト・システムのアプリケーション上でパワー・モニタのアイコンをクリックします。パワー・モニタは、スタンドアロンのアプリケーションと

しても使用できます。PowerMonitor(32-bit.exe)とPowerMonitor(64-bit.exe)は、 <install dir>\kits\<device \

examples\board_test_systemディレクトリにあります。

注意: スタンドアロンの電源アプリケーションと BTS を同時に動作させることはできません。

図 3-11: パワー・モニタ

このウィンドウは LTC2990 電源および温度モニタの両方を表示します。左上と左下部分で U29 を表示し、反対側で U30 を表示します。使用可能なコントロールを Current か Voltage

Single-Ended、または両方の表示に使用します。

Single Chart Mode でペインの表示方法を選択できます。必要な場合には 1 つの大きなペインを

表示することができます。

Voltage Single-Ended で各電源レールの電圧値を表示できます。

UG-01169

(33)

• 2.5 V _CORE • 2.5 V VCCIO • 1.5 V VCCIO • 1.2 VVCC Single-Ended では、SENSE_P の電圧のみを表示します。 LT2990 は、サンプリング・レジスタ SENSE_P と SENSE_N の差動電圧値も表示します。

Sample Speed で、5 秒間での Slow、または 1 秒間での Fast（デフォルト）を選択できます。 Record Log はコンマ区切り値（CSV）フォーマット・ファイルltc2990.csvを*\examples\board_test_ systemディレクトリに保存します。

3-22 _{パワー・モニタ} _2015.11.06UG-01169

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クロック・コントロール

MAX 10 FPGA 開発ボードのクロック・コントロール・アプリケーションは、プログラマブル・オシレータを 10 MHz から 810 MHz の間の任意の周波数にセットします。周波数は、小数点以下 8 桁の精度をサポートします。クロック・コントロールは JTAG バスを介してボード上の MAX II デバイスと通信します。プログラマブル・オシレータは 2 線式シリアル・バスを介して MAX II デバイスに接続されています。 図 3-12: Si570 タブ コントロール 概要

Serial Port Registers 周波数コンフィギュレーション向け Si570 レジスタの現在の値

を示します。

Target frequency (MHZ) クロック周波数を指定できます。有効な値は 10 から 810 MHz

の間で、小数点以下 8 桁までの精度で指定できます。例えば、 421.31259873 は 100 ppm（parts per million）以内におさまります。

Target frequency コントロールは Set New Freq コントロールと連

携して動作します。 fxTAL シリアル・ポート・レジスタの値に基づいて計算された内蔵の固定周波数水晶発振子を示します。 Default アクティブなタブに対応するオシレータの周波数をデフォルト値に戻します。ボード電源の再投入によってもデフォルトに戻ります。 UG-01169 2015.11.06 クロック・コントロール 3-23

(35)

Read アクティブなタブに対応するオシレータの現在の周波数設定を

読み出します。

Set New Freq 選択したクロック向けのプログラマブル・オシレータの周波数

を、プログラマブル・オシレータの Target frequency コントロー ルの値に設定します。周波数の変更が有効になるまでに数ミリ秒かかることがあります。この期間にクロック・グリッチが表示されることがあります。アルテラは、周波数を変更した後には FPGA ロジックをリセットすることを推奨します。 図 3-13: Si5338 タブ コントロール 概要 F_vco 電圧制御発振器で生成される信号の値を表示します。レジスタ名各オシレータの現在の周波数を表示します。周波数（MHz）クロックの周波数を指定できます。 Disable 必要な場合に各オシレータを無効にできます。 Read アクティブなタブに対応するオシレータの現在の周波数設定を読み出します。 Default アクティブなタブに対応するオシレータの周波数をデフォルト値に戻します。ボード電源の再投入によってもデフォルトに戻ります。 3-24 _{クロック・コントロール} _2015.11.06UG-01169 Altera Corporation ボード・テスト・システム フィードバック

(36)

Set New Freq 選択したクロック向けのプログラマブル・オシレータの周波数

を、CLK0～CLK3 コントロールの値に設定します。周波数の変更が有効になるまでに数ミリ秒かかることがあります。この期間にクロック・グリッチが表示されることがあります。アルテラは、周波数を変更した後には FPGA ロジックをリセットすることを推奨します。

注意: Si5338 の CLK0 を変更すると、Clock と Power の GUI に影響します。CLK0 からのクロックの 1 つは、SI570、 Si5338 とパワー・モニタに接続されている 2 線式シリアル・バス・インタフェースとしての MAX II デバイスの駆動に使用されます。 UG-01169 2015.11.06 クロック・コントロール 3-25

(37)

ボード・コンポーネント

4

2015.11.06 UG-01169 _更新情報 フィードバック この章では開発キット・ボードの主要なコンポーネントを紹介します。開発ボードの完全な回路図のセット、物理的なレイアウトのデータベース、およびガーバー・ファイルは開発キットのドキュメント・ディレクトリにあります。

このボードについて

この項では、 MAX 10 FPGA 開発ボードの主要なコンポーネントの一覧を提供します。 表 4-1: MAX 10 FPGA ボード・コンポーネント ボード・リファレンス タイプ 概要主要なデバイス

U1 FPGA MAX 10 FPGA 10M50DAF484C6GES、50K LE、F484

パッケージ

U13 CPLD MAX II EPM1270 256-MBGA、2.5 V/3.3 V、オンボ

ード USB- Blaster II 向け VCCINT

U17 電源レギュレータ Enpirion®_{EN2342QI、インダクタ統合型 PowerSoC}

電圧モード同期降圧コンバータ

U22、U23、U27 電源レギュレータ Enpirion EN6337QI、インダクタ統合型 PowerSoC

DC-DC 降圧コンバータ

U26 電源レギュレータ Enpirion EP5358LUI、インダクタ統合型 600 mA

PowerSoC DC-DC 降圧コンバータ

U24、U25 電源レギュレータ Enpirion EP5358HUI、インダクタ統合型 600 mA

PowerSoC DC-DC 降圧コンバータコンフィギュレーションおよびセットアップ・エレメント J12 オンボード（エンベデッド）USB-Blaster Blaster II FPGA のプログラミングおよびデバッグ用タイプ B USB コネクタ J14 10 ピン・ヘッダ外部ダウンロード・ケーブル向け 10 ピン・ヘッダを介するオプションの JTAG 直接接続 J20 2x10 ピン・ヘッダ 16 チャネルの兼用 ADC を接続する 2x10 ヘッダ

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ISO 9001:2008

登録済

www.altera.com

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ボード・リファレンス タイプ 概要 SW2 コンフィギュレーション/ユーザー DIP スイッチ SW2 はブート・イメージ、JTAG のバイパス、および HSMC のバイパスを制御するスイッチを含む J7 MAX 10 ADC 向けジャンパ ADC へ調整可能な電圧を提供するポテンショメータを接続する S5 Pulse_nconfig押しボタン nCONFIGすることにより、物理的なピンに作用を与えずにピンの Low のパルスをエミュレーションリコンフィギュレーションをトリガする S6 CPU リセット・ボタン FPGA ロジックのデフォルト・リセットステータス・エレメント D1 青色電源 LED 12 V の電源が供給されている際に点灯する D2 緑色高速メザニン・カード（HSMC）LED HSMC を検出すると点灯する

D13、D14 緑色 USB UART LED USB UART トランスミッタおよびレシーバの使用

中に点灯する D20 コンフィギュレーション完了 LED FPGA がコンフィギュレーションされると点灯する D21、D22、D23 電源 LED 3.3 V、2.5 V、1.2 V が正常に供給されていることを示すクロック回路 X1 ADC 向けプログラマブル・クロックデフォルト周波数 10 MHz の ADC 向けプログラマブル・オシレータ U2 プログラマブル・クロックデフォルト周波数 25、50、100、125 MHz の 4 チャネル・プログラマブル・オシレータ汎用ユーザー入出力 S1、S2、S3、S4 汎用ユーザー・ボタン押すと Low に駆動するユーザー・プッシュ・ボタン 4 個 D15、D16、D17、

D18、D19 ユーザー LED Low に駆動されると点灯するユーザー LED 4 個

SW1、SW2.1 ユーザー DIP スイッチ 4 極ユーザー DIP スイッチメモリ・デバイス U5 DDR3 SDRAM A メモリ 64 Mx16 U6 DDR3 SDRAM B メモリ 128 Mx8 U7 QSPI（quad serial peripheral interface）フラッシュ 512 Mb 通信ポート 4-2 _{このボードについて} _2015.11.06UG-01169

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ボード・リファレンス タイプ 概要 J2 HSMC ポート 84 の CMOS、または 17 の LVDS チャネルを HSMC の仕様に応じて提供する U9、U10 ギガビット・イーサネット・ポート 2 個 • イーサネット A（上） • イーサネット B（下）

RGMII モードでの FPGA ベースのアルテラ Triple Speed Ethernet MegaCore ファンクションと

Marvell 88E1111 x 2 PHY を介する 10/100/1000 イーサネット接続を提供する RJ-45 コネクタ

J4、J5 Digilent Pmod コネクタ

2 個低周波数、少ない I/O ピン数のペリフェラル・モジュールとの接続に使用する、I/O 信号ピン 8 本

を含む 12 ピン・インタフェース

J11 ミニ USB 2.0 UART ポ

ートシリアル UART インタフェース向け、USB からUART へのブリッジを備える USB コネクタ

J12 ミニ USB ポートエンベデッド USB- Blaster II

アナログ

J18、J19 SMA 入力 FPGA アナログ-デジタル・コンバータ（ADC）2

個 J20 ヘッダ 2x10 ADC POT1 ポテンショメータ ADC への入力 J1 SMA 出力外部 16 ビット・デジタル-アナログ・コンバータ（DAC）デバイスビデオおよびディスプレイ・ポート

U8 HDMI ビデオ出力 ADI（Analog Devices, Inc）PHY を介して最大 1080p

の HDMI v1.4 ビデオ出力を提供する 19 ピン HDM コネクタ電源ユニット J15 DC 入力ジャック許容電圧 DC 12 V SW3 電源スイッチ DC 入力ジャックから電力が供給されている際のボード電源入切の切り替え

主要なデバイス

MAX 10 FPGA 開発ボートは、484 ピン FineLine BGA パッケージの MAX 10 10M50DAF484C6GES デバイス（U1）を搭載しています。

表 4-2: MAX 10 FPGA 10M50DAF484C6GES の特性

ALM_数 _{等価 LE 数 M9K メモリ} 数（Kb） 合計 RAM数（Kb） 18×18ト・マルチビッ プライヤ数 PLL_数 _{トランシーバ} 数 パッケージ_・タイプ 50,000 50 1,638 736 144 4 — FineLine BGA 484 ピン UG-01169 2015.11.06 主要なデバイス 4-3 ボード・コンポーネント Altera Corporation フィードバック

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コンフィギュレーション

MAX 10 FPGA 開発キットは、以下の 2 つのコンフィギュレーション手法をサポートしています。 • .sof ファイルを FPGA にダウンロードすることによるコンフィギュレーション。FPGA の電

源再投入またはリコンフィギュレーションにより、FPGA を白紙状態で立ち上げます。 • .pof ファイルを介したオン・ダイ FPGA コンフィギュレーション・フラッシュ・メモリ

（CFM）のプログラミング。FPGA の電源再投入またはリコンフィギュレーションにより、 FPGA をセルフ・コンフィギュレーション・モードで立ち上げます。これは CFM に格納されたファイルを使用します。

.sof または.pof ファイルのプログラミングには、以下の 2 種類の USB-Blaster™ハードウェア・コ

ンポーネントを使用できます。

• エンベデッド USB-Blaster II の、タイプ B コネクタ（J12）

• JTAG ヘッダ（J14）。外部 USB-Blaster、外部 USB-Blaster II、EthernetBlaster ダウンロード・ケーブルを使用します。外部ダウンロード・ケーブルは JTAG ヘッダ（J14）を介してボードに接続します。

Quartus II Programmer

_の使用

Quartus II Programmer を使用して、.sofで FPGA をコンフィギュレーションすることができます。

FPGA をコンフィギュレーションする前に、以下を確認してください。

• Quartus II Programmer および USB‐Blaster II ドライバが、ホスト・コンピュータにインストールされている • キットに USB ケーブルが接続されている • ボードの電源がオンであり、かつ JTAG チェインを使用する他のアプリケーションが動作していない MAX 10 FPGA をコンフィギュレーションするには以下を行います。 1. Quartus II Programmer を起動します。

2. Add File をクリックし、必要な.sofへのパスを選択します。

3. 追加したファイルの Program/Configure オプションをオンにします。

4. Start をクリックして、選択したコンフィギュレーション・ファイルを FPGA にダウンロード

します。プログレス・バーが 100％に達するとコンフィギュレーションは完了です。

内部コンフィギュレーションに使用する.sofファイルを生成するために、Quartus II Convert

Programming File（CPF）GUI を使用できます。Quartus II ソフトウェア・プログラマとダウンロード・ケーブルを使用することにより、コンフィギュレーション・フラッシュ・メモリ（CFM）とユーザー・フラッシュ・メモリ（UFM）を含む、MAX 10 デバイスのフラッシュを直接プログラミングできます。

内部コンフィギュレーション手法の選択

10M02 デバイスを除く全ての MAX 10 デバイスには、内部コンフィギュレーションで選択できる合計 5 つのモードがあります。内部コンフィギュレーション手法はコンパイルの前に選択する必要があります。 4-4 _{コンフィギュレーション} _2015.11.06UG-01169

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コンフィギュレーション・モードを選択するには以下を行います。

1. Quartus II ソフトウェアを開き、MAX 10 デバイス・ファミリを使用するプロジェクトをロー

ドします。

2. Assignments メニューで Settings をクリックします。Settings ダイアログ・ボックスが表示さ

れます。

3. Category リストから、Device を選択します。Device ページが表示されます。 4. Device and Pin Options をクリックします。

5. Device and Pin Options ダイアログ・ボックスで Configuration タブをクリックします。 6. Configuration Scheme リストから Internal Configuration を選択します。

7. Configuration Mode リストで、5 つのコンフィギュレーション・モードのうちから 1 つを選択

します。デュアル・ブート機能向けには：

a. デザインに Dual Boot IP コアが、たとえば Qsys コンポーネント内に、含まれている必要が

あります。

b. Configuration Mode に Dual Compressed Images (512 Kbits UFM)を選択します。

c. 上記の 2 つの.sof ファイルを生成し、それらを CFM プログラミング用の 1 つの.pof ファイ

ルに変換します。

8. 必要に応じて Generate compressed bitstreams をオンにします。OK をクリックします。

スイッチおよびジャンパの設定

この項は、SW2 のデフォルト・ファクトリ設定と機能、および SW1 と J7 について説明します。 J7 ジャンパは、ADC1_CH6 へのポテンショメータ（POT1.2）の出力と接続しています。J7 ジャンパがオンであれば、ポテンショメータを使用して、ADC1_CH6 を介して調整可能な電圧（0～ 2.5 V）を MAX 10 ADC に供給できます。J7 ジャンパがオフであれば、ADC1_CH6 はその他の ADC チャネルとして 2x10 ヘッダに接続されます。 図 4-1: ボード表側に位置するジャンパ J7（詳細）

J7

POT1

ANAIN1 ANAIN2 DACOUT UG-01169 2015.11.06 スイッチおよびジャンパの設定 4-5 ボード・コンポーネント Altera Corporation フィードバック

(42)

ボードの裏面に 2 つのスイッチがあります。SW1 はユーザー機能向けであり、SW2 は、これを使用してブート選択およびコンポーネントのバイパスが可能です。

図 4-2: ボード裏面に位置するスイッチ（詳細）

スイッチがオンであれば、FUNCTION SIGNAL はグランドに接続されています。つまり、これは LOGIC LOW（0）です。スイッチがオフであれば、FUNCTION SIGNAL はグランドへの接続が切断されています。つまり、これは LOGIC HIGH（1）です。 注意: 以下の図では、リビジョン C ボードにおけるスイッチ名称、およびリビジョン B ボード 向けの脚注を示しています。SW2.3 の名称の変更は、名称のみの変更であり、機能的修正ではありません。リビジョン B で名称が MAX10_BYPASS となっていますが、実際にはこれは VTAP バイパスです。 4 3 2 1 OFF = 1 For Rev. B: 2 = BOOT_SEL 3 = MAX10_BYPASSN OFF = 1 ON = 0 ON = 0 SW2 SW1 1 2 3 4 USER_DIPSW4 CONFIG_SEL VTAP_BYPASSN HSMC_BYPASSN 表 4-3: SW2 DIP スイッチの設定（ボード裏面） スイッチ ボード・ラベル 動作 デフォルト・ポジション 1 USER_DIPSW4 ユーザー定義スイッチ 4 であり、スイッチ 0、 1、2、3 は SW1 にあります。デフォルトの機能はありません。 — 4-6 _{スイッチおよびジャンパの設定} _2015.11.06UG-01169

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スイッチ ボード・ラベル 動作 デフォルト・ポジション 2 BOOT_SEL（Rev. B ボードでの名称） CONFIG_SEL（Rev. C ボードでの名称）このピンを使用して、デュアル・イメージ・コンフィギュレーションでの最初のブート・イメージに CFM0、CFM1、または CFM2 イメージを選択します。CONFIG_SEL が Low にセットされていれば、最初のブート・イメージは CFM0 イメージです。CONFIG_SEL ピンが High にセットされていれば、最初のブート・イメージは CFM1 または CFM2 イメージです。このピンは、ユーザー・モードの前と、 nSTATUS ピンがアサートされる前に読み出されます。 Low

3 VTAP_BYPASSn _{オンボード USB-Blaster II 内で仮想 JTAG デバ}

イスが提供されており、これは診断ハードウェアおよびボード識別情報へのアクセスを提供します。このデバイスは、JTAG チェインでエクストラ・デバイスの ID: 020D10DD として表示されます。このスイッチは、仮想 JTAG デバイスを JTAG チェインから削除します。 High 4 HSMC_BYPASSN このピンを使用して、HSMC を JTAG チェインからバイパスします。この信号のデフォルト値は High であり、HSMC は JTAG チェインに含まれています（しかし、通常は HSMC に接続されたドーターカードがないために、これは JTAG マスタによって検出されません）。これを Low にセットすると HSMC はバイパスされます。 High

ステータス・エレメント

この項では、 MAX 10 FPGA 開発ボードのユーザー定義ではないステータス・エレメントをリストします。 表 4-4: 汎用 LED 信号名 ボード・リファレンス 信号名 概要 D1 — 青色電源 LED D2 HSMC_PRSNTn 緑色 LED

D13 UART_TXLED USB～UART 向け緑色 LED

D14 UART_RXLED USB～UART 向け緑色 LED

UG-01169

2015.11.06 ステータス・エレメント 4-7

ボード・コンポーネント Altera Corporation

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表 4-5: MAX II CPLD LED 信号名 ボード・リファレンス 信号名 I/O_規格 MAX II CPLDピン番号 D20 MAXII_CONF_DONE 3.3 V W17 D21 3.3V_LED 3.3 V U4 D22 2.5V_LED 3.3 V U5 D23 1.2V_LED 3.3 V U6

設定エレメント

表 4-6: ボード設定 DIP スイッチとジャンパの回路図の信号名 ボード・リファレンス 信号名 デバイス / ピン番号 I/O規格 SW2.1 USER_DIPSW4 MAX 10 / H21 1.5 V SW2.2 CONFIG_SEL MAX 10 / H10 3.3 V SW2.3 VTAP_BYPASSn MAX II / P17 3.3 V SW2.4 HSMC_BYPASSn MAX II / P18 3.3 V J7.1 — POT1 2.5 V J7.2 ADC1_CH6 2x10 Header / J20.15 2.5 V 表 4-7: 汎用プッシュ・ボタン信号名

ボード・リファレンス 信号名 MAX 10 FPGAピン番号 I/O規格

S5 PULSE_NCONFIG H9 3.3 V

S6 CPU_RESETn D9 3.3 V

汎用ユーザー入出力

MAX 10 FPGA 開発ボードのユーザー定義 I/O 信号名、FPGA ピン番号、I/O 規格です。

表 4-8: ユーザー定義プッシュ・ボタン信号名 ボード・リファレンス 信号名 MAX 10 FPGA ピン番号 I/O_規格 S1 USER_PB0 L22 1.5 V S2 USER_PB1 M21 1.5 V S3 USER_PB2 M22 1.5 V S4 USER_PB3 N21 1.5 V 4-8 _{設定エレメント} _2015.11.06UG-01169

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表 4-9: ユーザー定義 DIP スイッチの回路図の信号名 ボード・リファレンス 信号名 MAX 10 FPGA ピン番号 I/O規格 SW1.1 USER_DIPSW0 H21 1.5 V SW1.2 USER_DIPSW1 H22 1.5 V SW1.3 USER_DIPSW2 J21 1.5 V SW1.4 USER_DIPSW3 J22 1.5 V SW2.1 USER_DIPSW4 G19 1.5 V 表 4-10: ユーザー LED（緑色）の回路図の信号名 ボード・リファレンス 信号名 MAX 10 FPGA ピン番号 I/O_規格 D15 USER_LED0 T20 1.5 V D16 USER_LED1 U22 1.5 V D17 USER_LED2 U21 1.5 V D18 USER_LED3 AA21 1.5 V D19 USER_LED4 AA22 1.5 V

MAX 10 Development Kit Baseline Pinout デザインについてはアルテラの Design Store を参照してください。

クロック回路

開発ボードは、デフォルト周波数が 25 MHz、50 MHz、100 MHz、125 MHz の 4 チャネルのプログラマブル・オシレータを含みます。またボードは、ADC に接続された 10 MHz のプログラマブル・オシレータも含みます。 UG-01169 2015.11.06 クロック回路 4-9 ボード・コンポーネント Altera Corporation フィードバック

(46)

オンボード・オシレータ

図 4-3: MAX 10 FPGA 開発ボードのクロック

Si 570 CMOS Clock Output

Default 10MHz FA‐128 24MHz XTAL Cypress CY7C68013A USB Controller MAX II USB Blaster

ALTERA

MAX 10

Bank 1A Bank 1B Bank 2 Bank 3 Bank 4 Bank 5 Bank 6 Bank 7 Bank 8 8Y‐25MHz XTAL Si5338 IN _{Default 50 MHz} 10/100/1000 Base –T Ethernet PHY 88E1111 x 2 USB_CLK CH0 Default 25 MHz CH1 DefaultLVDS 125 MHz CH2 DefaultLVDS 100 MHz CH3 100M_DDR3 125M_LVDS ADC 50M_MAX10 USB_CLK 50M_MAXII 25M_ENET 25M_MAX10 表 4-11: オンボード・オシレータ

ソース 回路図の信号名 周波数 I/O_規格 MAX 10 FPGA

ピン番号 適用 X1 _{CLK_10_ADC} 10.000 MHz 2.5 V CMOS N5 ADC 向けデフォルト 10 MHz プログラマブル・クロック U2 _{CLK_25_ENET} 25.000 MHz 2.5 V LVDS - イーサネット・クロック U2 CLK_25_MAX10 25.000 MHz 2.5 V LVDS M8 MAX 10 クロック U2 CLK_50_MAXII 25.000 MHz 2.5 LVDS - オンボード USB Blaster II 向けクロック 4-10 _{オンボード・オシレータ} _2015.11.06UG-01169

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ソース 回路図の信号名 周波数 I/O規格 MAX 10 FPGA ピン番号 適用 U2 _{CLK_50_MAX10} 50.000 MHz 2.5 V LVDS M9 MAX 10 クロック U2 _{CLK_DDR3_100_N} 100.000 MHz 2.5 V LVDS N15 DDR3 クロック U2 _{CLK_DDR3_100_P} 100.000 MHz 2.5 V LVDS N14 DDR3 クロック U2 _{CLK_LVDS_125_N} 125.000 MHz 2.5 V LVDS R11 LVDS クロック U2 _{CLK_LVDS_125_P} 125.000 MHz 2.5 V LVDS P11 LVDS クロック

オフボード・クロック入出力

開発ボードは、ボード上で駆動できるクロック入出力を備えています。出力クロックは、FPGA デバイスの仕様に応じて異なるレベルと I/O 規格にプログラミング可能です。 表 4-12: オフボード・クロック入力

ソース 回路図の信号名 I/O_規格 MAX 10 FPGA

ピン番号 概要 HSMC HSMC_CLK_IN_N1 2.5 V AB21 装着された HSMC ケーブルまたはボードからの LVDS 入力 HSMC HSMC_CLK_IN_P1 2.5 V AA20 装着された HSMC ケーブルまたはボードからの LVDS 入力 HSMC HSMC_CLK_IN_N2 2.5 V V9 装着された HSMC ケーブルまたはボードからの LVDS 入力 HSMC HSMC_CLK_IN_P2 2.5 V V10 装着された HSMC ケーブルまたはボードからの LVDS 入力 HSMC HSMC_CLK_IN0 2.5 V N4 装着された HSMC ケーブルまたはボードからのシングル・エンド入力 表 4-13: オフボード・クロック出力

ソース 回路図の信号名 I/O_規格 MAX 10 FPGA

ピン番号 概要 HSMC HSMC_CLK_OUT_N1 2.5 V R13 LVDS 出力 HSMC HSMC_CLK_OUT_P1 2.5 V P13 LVDS 出力 HSMC HSMC_CLK_OUT_N2 2.5 V V14 LVDS 出力 UG-01169 2015.11.06 オフボード・クロック入出力 4-11 ボード・コンポーネント Altera Corporation フィードバック

(48)

ソース 回路図の信号名 I/O規格 MAX 10 FPGA

ピン番号 概要

HSMC HSMC_CLK_OUT_P2 2.5 V W15 LVDS 出力

HSMC HSMC_CLK_OUT0 2.5 V AA13 FPGA CMOS 出力（また

は GPIO）

コンポーネントとインタフェース

この項では、開発ボードの MAX 10 FPGA デバイスに関係する通信ポートとインタフェース・カードについて説明します。

10/100/1000

_{イーサネット PHY}

MAX 10 FFPGA 開発キットは、10/100/1000 base-T イーサネットをサポートしており、これは外部 Marvell 88E1111 PHY およびアルテラの Triple-Speed Ethernet MegaCore MAC ファンクションを使用します。

表 4-14: イーサネット PHY A のピン割り当て、回路図の信号名と機能

ボード・リファ

レンス（U9） 回路図の信号名 MAX 10 FPGAピン番号 I/O規格 概要

U9.8 ENETA_GTX_CLK T5 2.5V CMOS 125 MHz RGMII TX クロック

U9.4 ENETA_TX_CLK E10 3.3V LVCMOS 25/2.5 MHz MII TX クロック

U9.11 ENETA_TX_D0 R5 2.5V CMOS RGMII TX データ 0

U9.12 ENETA_TX_D1 T1 2.5V CMOS RGMII TX データ 1

U9.14 ENETA_TX_D2 W1 2.5V CMOS RGMII TX データ 2

U9.16 ENETA_TX_D3 W2 2.5V CMOS RGMII TX データ 3

U9.9 ENETA_TX_EN R4 2.5V CMOS RGMII TX イネーブル

U9.7 ENETA_TX_ER P4 2.5V CMOS MII TX エラー

U9.2 ENETA_RX_CLK P3 2.5V CMOS RGMII RX クロック

U9.95 ENETA_RX_D0 N9 2.5V CMOS RGMII RX データ 0

U9.92 ENETA_RX_D1 T1 2.5V CMOS RGMII RX データ 1

U9.93 ENETA_RX_D2 N1 2.5V CMOS RGMII RX データ 2

U9.91 ENETA_RX_D3 T3 2.5V CMOS RGMII RX データ 3

U9.94 ENETA_RX_DV T2 2.5V CMOS RGMII RX 有効

U9.3 ENETA_RX_ER P4 2.5V CMOS MII RX エラー

U9.28 ENETA_RESETN V8 2.5V CMOS デバイス・リセット

U9.23 ENETA_INTn V7 2.5V CMOS 管理バス割り込み

(49)

U9.25 ENET_MDC Y6 2.5V CMOS MDI クロック

U9.24 ENETA_MDIO Y5 2.5V CMOS MDI データ

U9.84 ENETA_RX_CRS N8 2.5V CMOS MII キャリア・センス

U9.83 ENETA_RX_COL P1 2.5V CMOS MII コリジョン

U9.55 CLK_25_ENET — 2.5V CMOS 25 MHz リファレンス・クロック

U9.70 ENETA_LED_

DUPLEX — 2.5 V CMOS 双方向あるいはコリジョン LED

U9.76 ENETA_LED_

LINK10 — 2.5 V CMOS 10 Mb リンク LED

U9.74 ENETA_LED_

LINK100 R9 2.5V CMOS 100 Mb リンク LED

U9.73 ENETA_LED_

LINK1000 — 2.5V CMOS 1000 Mb リンク LED

U9.58、69 ENETA_LED_RX — 2.5V CMOS RX データ・アクティブ LED

U9.61、68 ENETA_LED_TX — 2.5V CMOS TX データ・アクティブ LED

U9.29 ENETA_MDI_P0 — 2.5V CMOS MDI

U9.31 ENETA_MDI_N0 — 2.5V CMOS MDI

表 4-15: イーサネット PHY B のピン割り当て、回路図の信号名と機能

U10.8 ENETB_GTX_CLK T6 2.5V CMOS 125 MHz RGMII TX クロック

U10.4 ENETB_TX_CLK E11 3.3V LVCMOS 25/2.5 MHz MII TX クロック

U10.11 ENETB_TX_D0 U1 2.5V CMOS RGMII TX データ 0

U10.12 ENETB_TX_D1 V1 2.5V CMOS RGMII TX データ 1

U10.14 ENETB_TX_D2 W1 2.5V CMOS RGMII TX データ 2

U10.16 ENETB_TX_D3 U4 2.5V CMOS RGMII TX データ 3

UG-01169

2015.11.06 10/100/1000イーサネット PHY 4-13

(50)

U10.9 ENETB_TX_EN V3 2.5V CMOS RGMII TX イネーブル

U10.7 ENETB_TX_ER U5 2.5V CMOS MII TX エラー

U10.2 ENETB_RX_CLK R3 2.5V CMOS RGMII RX クロック

U10.95 ENETB_RX_D0 P8 2.5V CMOS RGMII RX データ 0

U10.92 ENETB_RX_D1 M1 2.5V CMOS RGMII RX データ 1

U10.93 ENETB_RX_D2 M2 2.5V CMOS RGMII RX データ 2

U10.91 ENETB_RX_D3 T3 2.5V CMOS RGMII RX データ 3

U10.94 ENETB_RX_DV R1 2.5V CMOS RGMII RX 有効

U10.3 ENETB_RX_ER R2 2.5V CMOS MII RX エラー

U10.28 ENETB_RESETn AB4 2.5V CMOS デバイス・リセット

U10.23 ENETB_INTn AA3 2.5V CMOS 管理バス割り込み

U10.25 ENET_MDC Y6 2.5V CMOS MDI クロック

U10.24 ENET_MDIO Y5 2.5V CMOS MDI データ

U10.84 ENETB_RX_CRS N3 2.5V CMOS MII キャリア・センス

U10.83 ENETB_RX_COL N2 2.5V CMOS MII コリジョン

U10.55 CLK_25_ENET — 2.5V CMOS 25 MHz リファレンス・クロック

U10.70 ENETB_LED_

DUPLEX — 2.5V CMOS 双方向あるいはコリジョン LED

U10.76 ENETB_LED_

U10.74 ENETB_LED_

LINK100 P9 2.5V CMOS 100 Mb リンク LED

U10.73 ENETB_LED_

U10.58、69 ENETB_LED_RX — 2.5V CMOS RX データ・アクティブ LED

U10.61、

65、68 ENETB_LED_TX — 2.5V CMOS TX データ・アクティブ LED

U10.29 ENETB_MDI_P0 — 2.5V CMOS MDI

U10.31 ENETB_MDI_N0 — 2.5V CMOS MDI

(51)

デジタル-アナログ・コンバータ

MAX 10 FPGA には、SMA 出力付き 16 ビットのデジタル-アナログ・コンバータ（DAC）デバイス 1 個が搭載されています。

MAX 10 FPGA は、サンプル・レート 1 MSPS の 12 ビット逐次比較レジスタ（SAR）ADC 2 個を有します。ポテンショメータ 1 個が ADC1_CH6 に接続されており、これはユーザー制御の DC として機能し、また、これは 2.5 V に接続されています。ADC の性能評価を確かなものにするために、MAX 10 開発キットは個別のアナログ電源を有し、アナログ・グランドを分割しています。外部 16 ビット信号チャネル DAC がバンク 7 に接続されており、クローズド・ループ評価を可能にします。DAC は最高 30 MHz のクロック・レートで動作する 3 線式シリアル・インタフェースを使用します。これは標準シリアル・ペリフェラル・インタフェース（SPI）、QSPI、 Microwire、デジタル信号処理（DSP）インタフェースと互換します。 表 4-16: デジタル-アナログ・コンバータの信号 ボード・リファ

レンス (U33) 信号名 MAX 10 FPGAピン番号 I/O規格 概要

U33.5 DAC_SYNC U1.B10 3.3 V レベル・トリガ・コントロール

入力（アクティブ Low）。入力データ向けフレーム同期信号

U33.6 DAC_SCLK A7 3.3 V シリアル・クロック入力

U33.7 DAC_DIN A8 3.3 V シリアル・データ入力

HDMI

_{ビデオ出力}

MAX 10 FPGA は HDMI トランスミッタ 1 個と HDMI ソケット 1 個をサポートしています。トランスミッタは HDMI v1.4 機能を取り入れており、最高 165 MHz (1080p で 60 Hz、UXGA で 60 Hz）の入力データ・レートをサポート可能です。HDMI トランスミッタと MAX 10 はバンク

7 で接続されており、I2_{C インタフェースを介して通信します。}

表 4-17: HDMI のピン割り当て、回路図の信号名と機能

ボード・リファレ

ンス（U8） 回路図の信号名 MAX 10 FPGAピン番号 I/O規格 概要

U8.62 HDMI_TX_D0 A17 3.3 V HDMI デジタル・ビデオ・

データ・バス

データ・バス UG-01169

2015.11.06 デジタル-アナログ・コンバータ 4-15

(52)

ボード・リファレ

ンス（U8） 回路図の信号名 MAX 10 FPGAピン番号 I/O規格 概要

データ・バス

U8.59 HDMI_TX_D3 F16 3.3 V HDMI デジタル・ビデオ・

データ・バス

U8.57 HDMI_TX_D5 B12 3.3 V HDMI デジタル・ビデオ・

データ・バス

U8.56 HDMI_TX_D6 F15 3.3 V HDMI デジタル・ビデオ・

データ・バス

U8.52 HDMI_TX_D9 C15 3.3 V HDMI デジタル・ビデオ・

データ・バス

U8.47 HDMI_TX_D13 H13 3.3 V HDMI デジタル・ビデオ・

データ・バス

U8.46 HDMI_TX_D14 E14 3.3 V HDMI デジタル・ビデオ・

データ・バス

U8.45 HDMI_TX_D15 D12 3.3 V HDMI デジタル・ビデオ・

データ・バス