デュアルDIMM DDR2およびDDR3 SDRAMのボード・デザイン・ガイドライン、外部メモリ・インタフェース・ハンドブック、Volume 2、第5章

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EMI_DG_005-2.0

SDRAM のボード・デザインのガイド ライン

この章では、デュアル・バッファなしDIMM (UDIMM) DDR2およびDDR3 SDRAMイン タフェースの実装のガイドラインについて説明します。この章では、デュアルDIMM 構成を次の条件で使用して、データ信号のシグナル・インテグリティに対する影響 を説明します。

■ 1スロット実装対2スロット実装

■ DIMMを1個使用する場合のスロット1実装対スロット2実装

■ 75 ΩのOn-Die Termination (ODT)設定 対150 ΩのODT設定

f シングルDIMM DDR2 SDRAMインタフェースについて詳しくは、「DDR2およびDDR3 SDRAMのボード・デザイン・ガイドライン」 の章を参照してください。

DDR2 SDRAM

この項では、最大400 MHzおよび800 Mbpsのデータ・レートで動作するデュアル・

スロット・バッファなしDDR2 SDRAMインタフェースの実装のガイドラインについ て説明します。図 5–1に、DDR2 SDRAMコンポーネントのODT機能を使用したデュ アルDIMMインタフェース構成の標準的なDQS、DQ、およびDM信号トポロジーを 示します。

図 5‒1. デュアル DIMM DDR2 SDRAM インタフェース構成 ⁽¹⁾

図 5‒1の注：

Board Trace

Board Trace

V TT R T = 54Ω

Board Trace

Slot 1 Slot 2

DDR2 SDRAM DIMMs (Receiver)

FPGA (Driver) 5? 2012?

EMI_DG_005-2.0

この項のシミュレーションでは、Stratix^® IIデバイス・ベース・ボードを使用します。

FPGAデバイス・ファミリの制限のため、シミュレーションは266 MHzおよび533 Mbpsに制限されます。そのため、実際のハードウェアの結果にその比較を直接行う ことができます。

Stratix II High Speed ボード

デュアルDIMM DDR2 SDRAMインタフェースを理解するために、1個のStratix II FPGA と2個のバッファなし267 MHz DDR2 SDRAMバッファなし UDIMMとの間をインタ フェースする次の解析機能を使用して、シミュレーションと測定セットアップを評 価しました。このDDR2 SDRAMインタフェースは、Stratix II High Speed High Density ボードを使って構築されます（図 5–2）。

f Stratix II High-Speed High-Density ボードに関しての詳しい情報につきましては、販売代 理店にご連絡下さい。

Stratix II High-Speedボードでは、 Stratix II 2S90F1508デバイスを使用します。DQS、

DQ、 およびDM信号の場合、このボードは、DDR2 SDRAM DIMMの近くに並列終端抵 抗を外付けせずに、DDR2 SDRAMコンポーネントのODT機能を利用するようにデザ インされます。 Stratix II FPGAデバイスにはダイナミックOCTがないため、回線の FPGAの最後には、外付けの並列終端抵抗を使用します。

ダイナミックOCTをサポートするStratix IIIおよびStratix IVデバイスは、FPGAの最 後の並列終端を必要としません。したがって、このディスクリート並列終端はオプ ションです。

図 5‒2. デュアル DIMM DDR2 SDRAM インタフェース付きの Stratix II High-Speed ボード

DDR2 SDRAM DIMMは、各データ・ストローブとデータ・ラインに22 Ωの外部直列 終端抵抗を備えているため、すべての測定とシミュレーションではこれらの直列終 端抵抗の影響を考慮に入れる必要があります。

Stratix II High Speed High Densityボードで実行したベンチ測定の相関をとるために、

HyperLynx LineSimソフトウェアでアルテラおよびメモリ・ベンダからのIBISモデル を使用して、シミュレーションを行います。図 5–3 に、シミュレーションに使用さ

れるHyperLynxでのシミュレーション・セットアップの例を示します。

ODT コントロールの概要

ボード上にDIMMが1個しか存在しない場合は、ODTコントロールは比較的簡単で す。メモリ書き込み時にメモリのODT機能がオンになり、メモリ読み出し時にメモ リのODT機能がオフになります。しかし、ボード上に複数個のDIMMが存在する場 合には、ODTコントロールは複雑になります。

システム上にデュアルDIMMインタフェースがある場合、コントローラには読み書 き時のメモリODTのオン/オフについて様々なオプションがあります。表 5–1に、

メモリ書き込み時のDDR2 SDRAM ODTコントロールの一覧を示します； 表 5–2 に、

メモリからの読み出し時に示します。これらのDDR2 SDRAM ODTコントロールは、

Samsung Electronics社が推奨するものです。 JEDEC DDR2仕様は、R_TT(標準) = 50 Ωの オプション・サポートを含むように更新されました。

図 5‒3. デュアル DIMM DDR2 SDRAM インタフェース付きの Stratix II High Speed High Density をシミュレー ションするための HyperLynx セットアップ

f Samsung社が推奨するDDR2 SDRAM ODTコントロールについて詳しくは、「Samsung DDR2 Application Note: ODT (On Die Termination) Control」を参照してください。

High Speed High Densityボード上のStratix IIデバイスの近くのすべてのデータ・スト ローブ・ラインとデータ・ラインには、54 Ωの外部並列終端抵抗が接続されます。

伝送線の特性インピーダンスは54 Ω用にデザインされますが、製造プロセス変動を 考慮すると、レシーバ終端でアンダー・ターミネーションにすることが推奨されま す。このため、FPGA側での終端抵抗として54 Ωを使用します。

表 5‒1.  DDR2 SDRAM ODT コントロール ̶ 書き込み ⁽¹⁾ スロッ

ト 1 ⁽²⁾

スロッ ト 2 ⁽²⁾

書き 込み 先

FPGA

スロット 1 のモジュール スロット 2 のモジュール ランク 1 ランク 2 ランク 3 ランク 4

DR DR Slot 1 直列50 Ω 無限大 無限大 75または50 Ω 無限大

Slot 2 直列50 Ω 75または50 Ω 無限大 無限大 無限大

SR SR Slot 1 直列 50 Ω 無限大 未実装 75 または50 Ω 未実装

Slot 2 直列50 Ω 75または50 Ω 未実装 無限大 未実装

DR Empty Slot 1 直列50 Ω 150 Ω 無限大 未実装 未実装

Empty DR Slot 2 直列 50 Ω 未実装 未実装 150 Ω 無限大

SR Empty Slot 1 直列50 Ω 150 Ω 未実装 未実装 未実装

Empty SR Slot 2 直列50 Ω 未実装 未実装 150 Ω 未実装

表 5‒1の注：

(1) 400 MHzおよび533 MbpsでのDDR2 = 75 Ω；667 MHzおよび800 MbpsでのDDR2 = 50 Ω。

(2) SR =単一ランク；DR = デュアル・ランク。

表 5‒2.  DDR2 SDRAM ODT コントロール ̶ 読み出し ⁽¹⁾ スロット

1 ⁽²⁾

スロット 

2 ⁽²⁾ 読み出し元 FPGA

スロット 1 のモジュール スロット 2 のモジュール ランク 1 ランク 2 ランク 3 ランク 4

DR DR スロット1 並列50 Ω 無限大 無限大 75または50 Ω 無限大

スロット2 並列50 Ω 75または50 Ω 無限大 無限大 無限大

SR SR スロット1 並列50 Ω 無限大 未実装 75または50 Ω 未実装

スロット2 並列50 Ω 75または50 Ω 未実装 無限大 未実装

DR Empty スロット1 並列50 Ω 無限大 無限大 未実装 未実装

Empty DR スロット2 並列50 Ω 未実装 未実装 無限大 無限大

SR Empty スロット1 並列50 Ω 無限大 未実装 未実装 未実装

Empty SR スロット2 並列50 Ω 未実装 未実装 無限大 未実装

表 5‒1の注：

(1) 400 MHzおよび533 MbpsでのDDR2 = 75 Ω；667 MHzおよび800 MbpsでのDDR2 = 50 Ω (2) SR =単一ランク；DR = デュアル・ランク

DIMM の構成

デュアルDIMMメモリ・システムでは両メモリ・スロットに実装するのが一般的で すが、1スロットだけに実装する場合もあります。例えば、初期段階では一定量のメ モリを実装し、アプリケーションが複雑になった段階で、2つ目のメモリ・スロット に実装することにより、システムの再デザインなしに容易にアップグレードできる ようにデザインするシステムもあります。次の項では、デュアルDIMMシステムの1 スロットだけに実装した場合と、デュアルDIMMシステムの両スロットに実装した 場合について説明します。表 5–1 示すメモリ・ベンダが推奨するODTコントロール、

およびその他の可能なODT設定がFPGAシステムにとって有効か否かを評価します。

スロット 1 にのみ実装したデュアル DIMM メモリ・インタフェース

この項では、スロット1に実装し、スロット2は未実装にしたデュアルDIMMメモ リ・インタフェースについて説明します。この項では、未実装DIMMスロットによ る信号品質への影響を調べ、シングルDIMMメモリ・インタフェースと比較します。

FPGA によるメモリへの書き込み

DDR2 SDRAMのODT機能には、150Ω と75Ωの2つの設定があります。表 5–1で は、1スロットのみ実装のデュアルDIMM構成に対する推奨ODT設定は150 Ωにな ります。

1 333MHz/667Mbps以上で動作するDDR2 SDRAMデバイスでは、この他に50Ω設定のODT 機能をサポートしています。

f DDR2 SDRAMデバイスのODT設定について詳しくは、それぞれのメモリ製品を参照し

てください。

150 Ω の ODT 設定を使ったメモリ書き込み 

図 5–4 に、ダブル並列終端方法（Class II）を示します。この方法では、FPGA側で

25ΩのOCTドライブ強度を設定して、FPGAがメモリへ書き込みを行う際に、メモ リ側の直列抵抗と組み合わせてメモリ上のODTを使用します。

図 5‒4. メモリ側の直列抵抗と組み合わせて DDR2 SDRAM DIMM 上の ODT を使用するダブル並列終端方法

（Class II）

Driver FPGA

Receiver DDR2 DIMM

25Ω

300Ω/

150Ω RT= 54Ω

50Ω

VTT = 0.9V

RS = 22Ω

DDR2 Component

Receiver Receiver

Driver

図 5–5 に、HyperLynxシミュレーションとダブル並列終端を行ったメモリ上の信号の ボード測定値を示します。この終端方式では、FPGAがメモリへ書き込みを行う際 に、メモリ側の直列抵抗伝送線と組み合わせてメモリ上の150ΩのODT設定を使っ ています。さらに、FPGA側で25ΩのOCTドライブ強度を設定しています。

表 5–3に、シミュレーションとメモリ上の信号のボード測定値との比較をまとめま す。メモリ・インタフェースは、シングルDIMMとスロット1にのみ実装したデュ アルDIMMを使用しています。ダブル並列終端では、メモリ側直列抵抗と組み合わ せて150 ΩのODT設定を使用しています。FPGA上のOCT強度設定は25Ωです。

表 5–3 は、シングルDIMMメモリ・インタフェースとスロット1にのみ実装した

デュアルDIMMメモリ・インタフェースとの間に大きな差がないことを示します。 シ ミュレーションとボード測定値に見られるオーバーシュートとアンダーシュートは、

メモリ側で150 ΩのODT設定を使用したためにレシーバ側でオーバー・ターミネー ションが発生したことが原因と考えられます。さらに、未実装スロットがあるため の余分なDIMMコネクタの存在も大きな影響を与えていません。

図 5‒5. HyperLynx シミュレーションとメモリ上の信号のボード測定値（メモリをスロット 1 にのみ実装し、

スロット 2 は未実装）

表 5‒3. シングル DIMM インタフェースとスロット 1 に実装したデュアル DIMM インタフェースのメモリ上 の信号の比較 ⁽¹⁾

タイプ アイの幅

(ns)

アイの高さ (V)

オーバー シュート

(V)

アンダー シュート

(V)

立ち上がりエッ ジ・レート

(V/ns)

立ち下がりエッ ジ・レート

(V/ns) デュアル DIMM メモリ・インタフェース（スロット 1 にのみ実装）

シミュレーション 1.68 0.97 0.06 NA 2.08 1.96 測定値 1.30 0.63 0.22 0.20 1.74 1.82 シングル DIMM 

シミュレーション 1.62 0.94 0.10 0.05 2.46 2.46 測定値 1.34 0.77 0.04 0.13 1.56 1.39 表 5‒3の注：

(1) シングルDIMM DDR2 SDRAMメモリ・インタフェースのシミュレーションとボード測定値は、Stratix II Memory Board 2に基づ いています。シングルDIMM DDR2 SDRAMインタフェースについて詳しくは、「DDR2およびDDR3 SDRAMのボード・デザイ ン・ガイドライン」 の章を参照してください。

ODT設定を75Ωにした場合、150 ΩのODT設定と比べてアイの幅と高さに差はあり ません。ただし、ODT設定を75 Ωにすると、オーバーシュートとアンダーシュート は発生しません。これは、DDR2 SDRAMデバイス上のインピーダンスが整合する正 しい終端の実現に役立ちます。

1 75ΩのODT設定を使って取得した結果については、 5–24のページを参照してくださ い。

メモリからの読み出し

メモリの読み出し時には、ODT機能はオフにされます。したがって、150Ω のODT 設定と75Ω.のODT設定の使用の間に差はありません。このため、終端方式はシン グル並列終端方式（Class I）になります。この方式では、FPGA側には外部抵抗を、

メモリ側には直列抵抗を、それぞれ使います（図 5–6）。

図 5–7に、シミュレーションとFPGA上の信号のボード測定結果を示します。この FPGAでは、FPGA側の外部並列抵抗とメモリ側直列抵抗を組み合わせて使うシング ル並列終端を使用し、メモリではフル・ドライブ強度を設定します。

図 5‒6. 外部抵抗とメモリ側に直列抵抗を使用するシングル並列終端方法（Class I）

Driver Driver

Receiver FPGA

= 0.9V

Driver

Receiver Receiver DDR2 DIMM

V_REF

25Ω 25Ω

300Ω/

150Ω300Ω/

150Ω

300Ω/

150Ω300Ω/

150Ω RT= 54Ω

50Ω

VTT = 0.9V

3" Trace Length

RS = 22Ω

V_REF

DDR2 Component

図 5‒7. HyperLynx シミュレーションと FPGA 上の信号のボード測定値（スロット 1 から読み出し、スロット 2 は未実装）

表 5–4 に、シミュレーションとFPGA上の信号のボード測定値との比較をまとめま す。メモリ・インタフェースはシングルDIMMとスロット1にのみメモリを実装し たデュアルDIMMを使用します。シングル並列終端では、メモリ側直列抵抗と組み 合わせてFPGA側の外部並列抵抗を使用します。メモリはフル強度を設定します。

表 5–4は、シングルDIMMメモリ・インタフェースとスロット1にのみ実装した デュアルDIMMメモリ・インタフェースとの間に大きな差がないことを示します。

未実装スロットがあるための余分なDIMMコネクタの存在も大きな影響を与えてい ません。

スロット 2 にのみ実装したデュアル DIMM

この項では、スロット2に実装し、スロット1は未実装にしたデュアルDIMMメモ リ・インタフェースについて説明します。特に、この項ではDIMM位置の信号品質 に対する影響について説明します。

FPGA によるメモリへの書き込み

前の項ではスロット1にのみ実装したデュアルDIMMメモリ・インタフェースにつ いて説明しましたが、この場合はメモリがFPGAの近くに配置されます。スロット2 にメモリを実装すると、メモリはFPGAから離れることになるため、パターン長が長 くなるのでメモリから見た信号品質に影響を与える可能性があります。次の項では、

デュアルDIMMメモリ・インタフェースのスロット1とスロット2への実装の間に 差があるか否かを調べます。

表 5‒4. スロット 1 に実装したデュアル DIMM インタフェースの FPGA 上の信号の比較⁽¹⁾

タイプ アイの幅

(ns)

アイの高さ (V)

オーバー シュート

(V)

アンダー シュート

(V)

立ち上がりエッ ジ・レート

(V/ns)

立ち下がりエッ ジ・レート

(V/ns) デュアル DIMM メモリ・インタフェース（スロット 1 にのみ実装）

シミュレーション 1.76 0.80 NA NA 2.29 2.29 測定値 1.08 0.59 NA NA 1.14 1.59 シングル DIMM¹

シミュレーション 1.80 0.95 NA NA 2.67 2.46 測定値 1.03 0.58 NA NA 1.10 1.30 表 5‒4の注：

(1) シングルDIMM DDR2 SDRAMメモリ・インタフェースのシミュレーションとボード測定値は、Stratix II Memory Board 2に基づ いています。シングルDIMM DDR2 SDRAMインタフェースについて詳しくは、「DDR2およびDDR3 SDRAMのボード・デザイ ン・ガイドライン」 の章を参照してください。

150 Ω の ODT 設定を使ったメモリ書き込み

図 5–8 に、ダブル並列終端方式（Class II）を示します。この方式では、FPGA側で

25ΩのOCTドライブ強度を設定して、FPGAがメモリへ書き込みを行う際に、メモ リ側の直列抵抗と組み合わせてメモリ上のODTを使っています。

図 5–9 に、シミュレーションとダブル並列終端を行ったメモリ上の信号の測定値を

示します。この終端方法では、FPGAがメモリへ書き込みを行う際に、メモリ側の直 列抵抗伝送線と組み合わせてメモリ上の 150Ω のODT設定を使っています。FPGA側 では25ΩのOCTドライブ強度を設定します。

図 5‒8. メモリ側の直列抵抗と組み合わせて DDR2 SDRAM DIMM 上の ODT を使用するダブル並列終端方法

（Class II）

Driver FPGA

VREF = 0.9V

Receiver DDR2 DIMM

25Ω

300Ω/

150Ω

300Ω/

150Ω RT= 54Ω

50Ω

VTT = 0.9V

3" Trace Length

RS = 22Ω

DDR2 Component

Receiver Receiver

V_REF

Driver

図 5‒9. HyperLynx シミュレーションとメモリ上の信号のボード測定値（メモリをスロット 2 にのみ実装し、

スロット 1 は未実装）

表 5–5 に、シミュレーションとDDR2 SDRAM DIMM上の信号のボード測定値との比 較をまとめます。メモリ・インタフェースはスロット1のみ、またはスロット2の みに実装したデュアルDIMMを使用します。ダブル並列終端ではメモリ側直列抵抗 と組み合わせて150 ΩのODT設定を使用します。FPGA上のOCT強度設定は25Ωで す。

表 5–5 には、デュアルDIMMメモリ・インタフェースのスロット1またはスロット2

への実装の間に大きな差がないことを示します。シミュレーションとボード測定値 に見られるオーバーシュートとアンダーシュートは、メモリ側で150ΩのODT設定 を使用したためにレシーバ側でアンダー・ターミネーションが発生したことが原因 と考えられます。

ODT設定を75Ωにした場合、150 ΩのODT設定と比べてアイの幅と高さに差はあり ません。ただし、ODT設定を75 Ωにすると、オーバーシュートとアンダーシュート は発生しません。これは、DDR2 SDRAMデバイス上のインピーダンスが整合する正 しい終端の実現に役立ちます。

f 75ΩのODT設定に対する詳しい結果については、 5–25のページを参照してください。

メモリからの読み出し

メモリからの読み出し時にはODT機能がオフになるので、150ΩのODT設定と75Ω のODT設定の使用の間に差はありません。このため、終端方式はシングル並列終端 方式（Class I）になります。この方式では、FPGA側には外部抵抗を、メモリ側には 直列抵抗を、それぞれ使います（図 5–10）。

表 5‒5. スロット 1 のみとスロット 2 のみに実装したデュアル DIMM インタフェースでのメモリ上の信号の比較 

タイプ アイの幅

(ns)

アイの高さ (V)

オーバー シュート

(V)

アンダー シュート

(V)

立ち上がりエッ ジ・レート

(V/ns)

立ち下がりエッ ジ・レート

(V/ns) スロット 2 にのみ実装したデュアル DIMM メモリ・インタフェース

シミュレーション 1.69 0.94 0.07 0.02 1.96 2.08 測定値 1.28 0.68 0.24 0.20 1.60 1.60 スロット 1 にのみ実装したデュアル DIMM メモリ・インタフェース

シミュレーション 1.68 0.97 0.06 NA 2.08 2.08 測定値 1.30 0.63 0.22 0.20 1.74 1.82

図 5‒10. 外部抵抗とメモリ側に直列抵抗を使用するシングル並列終端方法（Class I）

Driver Driver

Receiver FPGA

= 0.9V

Driver

Receiver Receiver DDR2 DIMM

V_REF

25Ω 25Ω

300Ω/

150Ω300Ω/

150Ω

300Ω/

150Ω300Ω/

150Ω RT= 54Ω

50Ω

VTT = 0.9V

3" Trace Length

RS = 22Ω

V_REF

DDR2 Component

図 5–11に、シミュレーションとFPGA上の信号のボード測定結果を示します。この FPGAでは、FPGA側の外部並列抵抗とメモリ側直列抵抗を組み合わせて使うシング ル並列終端を使用し、メモリではフル・ドライブ強度を設定します。

表 5–6 に、シミュレーションとFPGA上の信号のボード測定値との比較をまとめま

す。メモリ・インタフェースはスロット1またはスロット2にのみメモリを実装し たデュアルDIMMを使用、シングル並列終端ではメモリ側直列抵抗と組み合わせて FPGA側の外部並列抵抗を使用します。メモリではフル強度を設定します。

表 5–6から、DIMMメモリがスロット1に実装されるか、スロット2に実装されるか によらず、FPGA上の信号は同じであることが分かります。

図 5‒11. HyperLynx シミュレーションと FPGA 上の信号のボード測定値（スロット 2 から読み出し、スロッ ト 1 は未実装）

表 5‒6. スロット 1 またはスロット 2 にのみ実装したデュアル DIMM メモリ・インタフェースの FPGA 上の信 号の比較

タイプ アイの幅

(ns)

アイの高さ (V)

オーバー シュート

(V)

アンダー シュート

(V)

立ち上がりエッ ジ・レート

(V/ns)

立ち下がりエッ ジ・レート

(V/ns) スロット 2 にのみ実装

シミュレーション 1.80 0.80 NA NA 3.09 2.57 測定値 1.17 0.66 NA NA 1.25 1.54 スロット 1 にのみ実装

シミュレーション 1.80 0.95 NA NA 2.67 2.46 測定値 1.08 0.59 NA NA 1.14 1.59

スロット 1 とスロット 2 の両スロットに実装したデュアル DIMM メ モリ・インタフェース

この項では、スロット1とスロット2の両スロットに実装したデュアルDIMMメモ リ・インタフェースについて説明します。この場合には、スロット1のメモリまた はスロット2のメモリへ書き込むことができます。

FPGA によるメモリへの書き込み

表 5–1では、両スロットに実装のデュアルDIMM構成に対する推奨ODT設定は75Ω になっています。 150ΩのODT設定のオプションがあるため、この項では150Ω設定 の使い方も説明して、推奨される75Ωに対して結果を比較します。

75 Ω の ODT 設定を使ったスロット 1 のメモリへの書き込み

図 5–12に、ダブル並列終端方式（Class II）を示します。この方式では、FPGA側で 25ΩのOCTドライブ強度を設定してFPGAがメモリへ書き込みを行う際に、メモリ 側の直列抵抗と組み合わせてメモリ上のODTを使います。 このケースでは、FPGAが スロット1のメモリに書き込み、スロット2のメモリのODT機能がオンになります。

図 5‒12. メモリ側の直列抵抗と組み合わせて DDR2 SDRAM DIMM 上の ODT を使用するダブル並列終端方法

（Class II）

Driver

FPGA DDR2 DIMM

25Ω

RT= 54Ω

50Ω

VTT = 0.9V

3" Trace Length

RS = 22Ω

DDR2 Component

VREF

V_REF

= 0.9V

Receiver Receiver

DDR2 DIMM

300Ω/

150Ω

300Ω/

150Ω RS = 22Ω

DDR2 Component

50Ω

Slot 1

Slot 2 Driver

Driver Receiver

V_REF

300Ω/

150Ω

300Ω/

150Ω

図 5–13に、HyperLynxシミュレーションとダブル並列終端を行ったスロット1のメ モリ上の信号のボード測定値を示します。この終端方式では、FPGAがメモリへ書き 込みを行う際に、メモリ側の直列抵抗伝送線と組み合わせてメモリ上の75ΩのODT 設定を使っています。FPGA側では25ΩのOCTドライブ強度を設定します。

表 5–7に、シミュレーションとメモリ上の信号のボード測定値との比較をまとめま す。メモリ・インタフェースは片方のスロットにのみ実装したデュアルDIMMと両 スロットに実装したデュアルDIMMを使用します。ダブル並列終端ではメモリ側直 列抵抗と組み合わせて75ΩのODT設定を使用します。FPGA上のOCT強度設定は 25Ωです。

表 5–7 は、片方のスロットまたは両スロットに実装した場合に、アイの高さに大き

図 5‒13. HyperLynx シミュレーションとスロット 1 のメモリ上の信号のボード測定値（メモリは両スロット に実装）

表 5‒7. デュアル DIMM インタフェースの片方のスロットのみに実装した場合と両スロットに実装した場合の メモリ上の信号の比較

タイプ アイの幅

(ns)

アイの高さ (V)

オーバー シュート

(V)

アンダー シュート t

(V)

立ち上がりエッ ジ・レート

(V/ns)

立ち下がりエッ ジ・レート

(V/ns) デュアル DIMM インタフェース（両スロットに実装し、スロット 1 へ書き込みを実行）

シミュレーション 1.60 1.18 0.02 NA 1.71 1.71 測定値 0.97 0.77 0.05 0.04 1.25 1.25 スロット 1 にのみ実装したデュアル DIMM インタフェース

シミュレーション 1.68 0.97 0.06 NA 2.08 2.08 測定値 1.30 0.63 0.22 0.20 1.74 1.82

ODT設定を150Ωにした場合、75 ΩのODT設定と比べてアイの幅と高さに差はあり ません。ただし、ODT設定を150Wにすると、オーバーシュートとアンダーシュー トが発生します。これは、DDR2 SDRAMデバイス上のインピーダンスの不整合に起 因するアンダー・ターミネーションが原因です。

1 150 ΩのODT設定を使って取得した結果については、 5–26のページを参照してくださ い。

75 Ω の ODT 設定を使ったスロット 2 のメモリへの書き込み

このケースでは、FPGAがスロット2のメモリに書き込み、スロット1のメモリの ODT機能がオンになります。図 5–14 に、HyperLynxシミュレーションとダブル並列 終端を行ったスロット1のメモリ上の信号のボード測定値を示します。この終端方 式では、FPGAがメモリへ書き込みを行う際に、メモリ側の直列抵抗伝送線と組み合 わせてメモリ上の75ΩODTを使っています。FPGA側では25ΩのOCTドライブ強度 を設定します。

表 5–8 に、シミュレーションとメモリ上の信号のボード測定値との比較をまとめま

す。メモリ・インタフェースはスロット1にのみ実装したデュアルDIMMを使用し ます。ダブル並列終端ではメモリ側直列抵抗と組み合わせて75ΩのODT設定を使用 します。FPGA上のOCT強度設定は25Ω です。

図 5‒14. HyperLynx シミュレーションとスロット 2 のメモリ上の信号のボード測定値（メモリは両スロット に実装）

表 5‒8. デュアル DIMM インタフェースの両スロットに実装した場合のメモリ上の信号の比較

タイプ アイの幅

(ns)

アイの高さ (V)

オーバー シュート

(V)

アンダー シュート

(V)

立ち上がりエッ ジ・レート

(V/ns)

立ち下がりエッ ジ・レート

(V/ns) デュアル DIMM インタフェース（両スロットに実装し、スロット 2 へ書き込みを実行）

シミュレーション 1.60 1.16 0.10 0.08 1.68 1.60 測定値 1.10 0.85 0.16 0.19 1.11 1.25 デュアル DIMM インタフェース（両スロットに実装し、スロット 1 へ書き込みを実行）

シミュレーション 1.60 1.18 0.02 NA 1.71 1.71

表 5–8 から、シミュレーションとボード測定値は共に、スロット1への書き込みで アイの幅が大きくなっていることを示しているのが分かります。これはスロット1 への書き込みでエッジ・レートが良くなっていることに起因します。スロット1へ の書き込みでのアイの改善は、終端の位置からきています。スロット1へ書き込む 際に、スロット2のODT機能がオンになるので、フライバイ・トポロジーになって います。スロット2へ書き込む際に、スロット1のODT機能がオンになるので、非 フライバイ・トポロジーになっています。

ODT設定を150Ωにした場合、75 ΩのODT設定と比べてアイの幅と高さに差はあり ません。ただし、ODT設定を150Ωにすると、オーバーシュートとアンダーシュー トが発生します。これは、DDR2 SDRAMデバイス上のインピーダンスの不整合に起 因するアンダー・ターミネーションが原因です。

150 ΩのODT設定を使って取得した結果については、 5–27ページの「スロット2の メモリへの書き込みー150 ΩのODT設定を使用、両スロットに実装」 を参照してく ださい。

メモリからの読み出し

表 5–2では、両スロットに実装したデュアルDIMM構成に対する推奨ODT設定は、

読み出さないスロットで75Ωの設定を使うODT機能をオンにすることです。150Ω のODT設定のオプションがあるため、この項では150Ω設定の使い方も説明して、

推奨される75Ωに対して結果を比較します。

スロット 2 の 75Ωの ODT 設定を使ったスロット 1 のメモリからの読み出し 図 5–15に、ダブル並列終端方式（Class II）を示します。この方式では、FPGAがメ モリから読み出しを行う際に、メモリ側の直列抵抗と組み合わせてメモリ上のODT を使います。メモリ側ではフル・ドライブ強度を設定します。このケースでは、

FPGAがスロット1のメモリから読み出し、スロット2のメモリのODT機能がオンに なります。

図 5‒15. 外部抵抗とメモリ側直列抵抗を使用し、ODT 機能をオンにしたダブル並列終端方法（Class II）

Receiver FPGA

Driver DDR2 DIMM

V_REF

300Ω/

150Ω RT= 54Ω

50Ω

VTT = 0.9V

3" Trace Length

RS = 22Ω

DDR2 Component

DDR2 DIMM

300Ω/

150Ω 300Ω/

150Ω RS = 22Ω

DDR2 Component

50Ω

Slot 1

Slot 2 Driver

300Ω/

150Ω

Driver Receiver

Receiver

25Ω

V_REF

V_REF

図 5–16 に、シミュレーションとFPGA上の信号の測定値を示します。FPGAはスロッ ト1のメモリを読み出し、メモリではフル・ドライブ強度を設定します。

表 5–9 に、シミュレーションとFPGA上の信号のボード測定値との比較をまとめま

す。両スロットに実装したデュアルDIMMメモリ・インタフェースとスロット1に のみ実装したデュアルDIMMメモリ・インタフェースを使います。

表 5–9は、両スロットに実装した場合、DIMMメモリの追加のために負荷が増えて エッジ・レートが低速になり、その結果アイの幅が狭くなったことを示します。

150 ΩのODT設定を使って取得した結果については、 5–28ページの「スロット1の メモリからの読み出しースロット2の150WのODT設定を使用、両スロットに実装」

図 5‒16. HyperLynx シミュレーションと FPGA 上の信号のボード測定値（スロット 1 から読み出し、両ス ロットに実装） ⁽¹⁾

図 5‒16の注：

(1) シミュレーションと測定で使用した縦軸スケールは200 mV/divに設定。

表 5‒9. デュアル DIMM インタフェースの片方のスロットのみに実装した場合と両スロットに実装した場合に スロット 1 から読み出した際の FPGA 上の信号の比較 

タイプ アイの幅

(ns)

アイの高さ (V)

オーバー シュート

(V)

アンダー シュート

(V)

立ち上がりエッ ジ・レート

(V/ns)

立ち下がりエッ ジ・レート

(V/ns) デュアル DIMM は片方のスロットに実装、スロット 2 は 75Ωの ODT 設定

シミュレーション 1.74 0.87 NA NA 1.91 1.88 測定値 0.86 0.58 NA NA 1.11 1.09 デュアル DIMM は片方のスロットに実装、スロット 1 は ODT 設定なし

シミュレーション 1.76 0.80 NA NA 2.29 2.29 測定値 1.08 0.59 NA NA 1.14 1.59

スロット 1 の 75Ωの ODT 設定を使ったスロット 2 のメモリからの読み出し このケースでは、FPGAがスロット2のメモリから読み出し、スロット1のメモリの ODT機能がオンになります。

図 5‒17. 外部抵抗とメモリ側直列抵抗を使用し、ODT 機能をオンにしたダブル並列終端方法（Class II）

Receiver FPGA

V_REF

DDR2 DIMM

V_REF

25Ω

150Ω/

300Ω 150Ω/

300Ω RT= 54Ω

50Ω

VTT = 0.9V

3" Trace Length

RS = 22Ω

DDR2 Component

V_REF

Driver DDR2 DIMM

RS = 22Ω

DDR2 Component

50Ω

Slot 1

Slot 2 = 0.9V

Driver Driver

Receiver

Receiver 150Ω/

300Ω

150Ω/

300Ω

図 5–18 に、HyperLynxシミュレーションとFPGA上の信号のボード測定結果を示しま す。このFPGAでは、FPGA側の外部並列抵抗とメモリ側直列抵抗、さらに75Ωの ODT設定を組み合わせて使うダブル並列終端を使用し、メモリではフル・ドライブ 強度を設定します。

表 5–10に、シミュレーションとFPGA上の信号のボード測定値との比較をまとめま す。両スロットに実装したデュアルDIMMメモリ・インタフェースとスロット1に のみ実装したデュアルDIMMメモリ・インタフェースを使います。

表 5–10は、デュアルDIMMメモリ・インタフェースの片方のスロットのみに実装し た場合、両スロットに実装したデュアル メモリ・インタフェースと比べてア 図 5‒18. HyperLynx シミュレーションと FPGA 上の信号のボード測定値（スロット 2 から読み出し、両ス ロットに実装） ⁽¹⁾

図 5‒18の注：

(1) シミュレーションと測定で使用した縦軸スケールは200 mV/divに設定。

表 5‒10. デュアル DIMM インタフェースの片方のスロットのみに実装した場合と両スロットに実装した場合 にスロット 2 から読み出した際の FPGA 上の信号の比較 

タイプ アイの幅

(ns)

アイの高さ (V)

オーバー シュート

(V)

アンダー シュート

(V)

立ち上がりエッ ジ・レート

(V/ns)

立ち下がりエッ ジ・レート

(V/ns) デュアル DIMM は両スロットに実装、スロット 1 は 75Ωの ODT 設定

シミュレーション 1.70 0.81 NA NA 1.72 1.99 測定値 0.87 0.59 NA NA 1.09 1.14 デュアル DIMM は片方のスロットに実装、スロット 2 は ODT 設定なし

シミュレーション 1.80 0.80 NA NA 3.09 2.57 測定値 1.17 0.66 NA NA 1.25 1.54

150 ΩのODT設定を使って取得した結果については、 5–29ページの「スロット2の メモリからの読み出し（スロット1の150ΩのODT設定を使用、両スロットに実

装）」 を参照してください。

デュアル DIMM DDR2 クロック、アドレス、およびコマンドの終端 とトポロジー

DDR2 SDRAMインタフェース上のアドレスおよびコマンド信号は、FPGAのメモリ・

コントローラがDIMMスロットに駆動する単方向信号です。これらの信号は、常に メモリのラインの終わりに終端されたClass Iです（図 5–19）。常に最後のDIMMの

後にDDR2 SDRAMのアドレスおよびコマンドのClass I終端を配置します。インタ

フェースは1つまたは2のDIMMを持つことはできますが、DIMMの合計は3以上で あることはできません。

図 5–19では、次のポイントを観察します。

■ ボード・トレースA = 1.9 to 4.5 インチ(48～115 mm)

■ ボード・トレースB = 0.425 インチ(10.795 mm)

■ ボード・トレースC = 0.2～0.55 インチ(5～13 mm)

■ ボード・トレースA + B + Cの合計= 2.5～5インチ (63～127 mm)

■ R_P = 36 ～56 Ω

■ すべてのアドレスとコマンド信号に一致させる長さ+250 mils (+5 mm) または +/– 50 ps （DIMMでのメモリ・クロックの長さ）

アドレスおよびコマンド信号グループに信号品質を向上させるために、最初のDIMM スロット1の前に直接に補償コンデンサを配置することがあります。コンデンサに 適合する場合、アルテラは24 pFの値を推奨します。

f 詳細は、「Micron TN47-01」を参照してください。

図 5‒19. マルチ DIMM DDR2 のアドレスおよびコマンドの終端トポロジー 

Board Trace A

Board Trace C

V_TT

R_P = 47 

Board Trace B

Slot 1 Slot 2

DDR2 SDRAM DIMMs (Receiver)

FPGA (Driver)

アドレスおよびコマンド信号

アドレスおよびコマンドの信号グループ（バンク・アドレス、アドレス、RAS#、

CAS#、およびWE#）は、フル・レートまたはハーフ・レートのメモリ・コントロー

ラを実装するかどうかに応じて異なるトグル・レートで動作します。

フル・レートのデザインでは、信号のアドレスおよびコマンド・グループは1T信号 であり、信号がメモリ・クロック・サイクルごとに変更することができます。アド レスおよびコマンド信号は、シングル・データ・レート（SDR）です。したがって、

フル・レートのPHYデザインでは、アドレスおよびコマンド信号は最大周波数の データ・レートの0.5倍で動作します。例えば、266 MHzのフル・レートのデザイン では、アドレスおよびコマンドの最大周波数は133 MHzになります。

ハーフ・レートのデザインでは、信号のアドレスおよびコマンドの信号グループは 2T信号であり、信号が2つのメモリ・クロック・サイクルごとにしか変更しません。

信号もSDRであるのでハーフ・レートのPHYデザインでは、アドレスおよびコマン ド信号は最大周波数のデータ・レートの0.25倍で動作します。例えば、400 MHzの ハーフ・レートのデザインでは、アドレスおよびコマンドの最大周波数は100 MHz になります。

コントロール・グループ信号

信号のコントロール・グループ（チップ・セレクトCS#、クロック・イネーブル

CKE、およびODT）は、フル・レートまたはハーフ・レートのデザイン実装するかど

うかに関係なく、常に1T です。 信号もSDRであるので、コントロール・グループ信 号は最大周波数のデータ・レートの0.5倍で動作します。例えば、400 MHzデザイン では、コントロール・グループの最大周波数は200 MHzになります。

クロック・グループ信号

特定のフォーム・ファクタに応じて、クロック信号のロードが過渡でないことを確 認するために、DDR2 SDRAM DIMMは2つまたは3つの差動クロック・ペアがありま す。クロック信号は常にDIMM上で終端されており、そのため、終端はPCB上にす る必要はありません。さらに、各DIMMスロットには、クロック信号の独自の専用 セットが必要です。したがって、クロック信号は常にFPGA PHYから個々のDIMMス ロットにポイント・ツー・ポイントです。 個々のメモリ・クロック信号は2つの DIMMスロット間で共有されることはありません。

標準的な2つのスロットDDR2 DIMMデザインは、6つの差動メモリ・クロック・ペ アを持っています—最初のDIMMには3つ、第2番目のDIMMには3つ。すべての 6つのメモリ・クロック・ペアは、CLK#信号に各CLKは±25ミル（±0.635mm）と

±10ミル (±0.254 mm)にお互いに一致した遅延がなければなりません。

クロックのslew rateを向上させるために、DIMMコネクタ前に直接に各クロック・ペ ア間の補償コンデンサを配置することができます。FPGAデバイスは完全にプログラ マブルなドライブ強度とslew rateのオプションがあるため、通常、このコンデンサ はFPGAのデザインには必要ありません。ただし、アルテラは、このコンデンサが必

DDR3 SDRAM

この項では、最大400 MHzと800 Mbpsのデータ・レートで動作する、バッファなし のデュアル・スロートDDR3 SDRAMインタフェースのシステム実装について説明し ます。図 5–20に、デュアルDIMMインタフェース構成の標準的なDQS、DQ、および

DM、とアドレスおよびコマンドの信号トポロジーを示します。それは、Stratix IIIお

よびStratix IVデバイスで使用可能なダイナミックOCT機能と組合わせてDDR3

SDRAMコンポーネントのODT機能を使用します。

図 5–20では、次のポイントを観察します。

■ ボード・トレースA = 1.9～4.5インチ（48～115 mm）

■ ボード・トレースB = 0.425インチ（10.795 mm）

■ DIMMの両方にこのトポロジーは、DQS、DQ、およびDM、とアドレスおよびコマ ンド信号には正確です。

■ このトポロジーは、常にポイント・ツー・ポイントのシングル・ランクで、CLK

とCLK#、およびコントロール・グループ信号（CS#、CKE、およびODT）には正

しくありません。

DDR3 および DDR2 の DQ および DQS の ODT 機能とトポロジーの比較  

DDR3およびDDR2 SDRAMシステムは非常によく似ています。信号のデータ・グルー

プの物理トポロジーはほぼ同じと考えられることができます。FPGAエンド（ドライ バ）のI/O規格は、DDR2のSSTL18からDDR3のSSTL15に変更します。しかし、他 のすべてのOCTの設定は同じです。DDR3は、メモリのラインの終わりに終端とドラ イブ強度設定のために高度なODTオプションを提供します。

f 詳細については、「DDR2およびDDR3 SDRAMのボード・デザイン・ガイドライン」 の章の読み出し表のDDR3 SDRAM ODT マトリックスと書き込み表のDDR3 SDRAM ODT マトリックスを参照してください。

図 5‒20. マルチ DIMM DDR3 DQS、DQ、および DM、とアドレスおよびコマンドの終端トポロジー

Board Trace A Board Trace B

Slot 1 Slot 2

DDR3 SDRAM DIMMs

FPGA (Driver)

デュアル DIMM DDR3 クロック、アドレス、およびコマンドの終端 とトポロジー

DDR3とDDR2 DIMMベースのインターフェイス間で1つの大きな違いは、アドレス、

コマンドおよびクロック信号です。JEDEC標準モジュールを使用する場合、DDR3は デイジー・チェイン接続されたベースのアーキテクチャを使用します。 アドレス、コ マンド、およびクロック信号は、デイジー・チェイン内の各モジュールにルーティ ングされ、モジュール上のフライバイ終端を特長とします。インピーダンス・マッ チングは、効果的にデュアルDIMMトポロジーを動作させるために必要となります

—40～50 Wのトレースは、メイン・ボード上でターゲットとする必要があります。

アドレスおよびコマンド信号

2つのUDIMMは、アドレスおよびコマンド信号に2倍効果的なロードが生じます。

これは、slew rateを低減し、セットアップおよびホールド・タイミング（t_IS および t_IH）を満たすのが困難になります。ただし、アドレスおよびコマンド信号はSDRで あり、半分のインタフェース・レートで動作します。したがって、400 Mbpsのデー タ・レートは100 MHzのアドレスおよびコマンドの基本周波数に相当します。

コントロール・グループ信号

シングル・ランクには、コントロール・グループ信号のチップ・セレクトCS#、ク ロック・イネーブルCKE、およびODTしかありません。デュアル・ランク対応の

DDR3 DIMMスロットは各信号に2つのコピーを持っており、デュアルDIMMスロッ

トのインタフェースは各信号に4つのコピーを持っています。したがって、これら の信号の信号品質は、シングル・ランクのケースと同じです。信号のコントロール・

グループは、フル・レートまたはハーフ・レート・デザインを実装するかどうかに 関係なく、常に1Tです。 信号もSDRであるので、コントロール・グループ信号は、

最大周波数のデータ・レートの0.5倍で動作します。例えば、400 MHzのデザインで は、コントロール・グループの最大周波数は200 MHzになります。

クロック・グループ信号

コントロール・グループ信号と同様に、DDR3 SDRAMのクロック信号は唯一のロー ドされたシングル・ランクしかありません。デュアル・ランク対応のDDR3 DIMMス ロットは信号の2つのコピーを持っており、デュアル・スロットのインタフェース は、mem_clkおよびmem_clk_n信号の4つのコピーを持っています。

f DDR3 2-DIMMシステムのデザインについては、 「Micron TN-41-08: DDR3 Design Guide for Two-DIMM Systems」を参照してください。

1 アルテラのDDR3 ALTMEMPHYメガファンクションは、このMicronテクニカル・ノート で参照される1Tアドレスおよびコマンド・トポロジーをサポートしていません—2T 実装のみがサポートされます。

スロット 1 のメモリへの書き込み（75  Ω の ODT 設定を使用、片 方のスロットにのみ実装）

図 5–21 に、シミュレーションとメモリ上の信号のボードの測定値を示します。この

終端方法では、FPGAがメモリへ書き込みを行う際に、メモリ上の75ΩのODT設定 を使っています。FPGA側では25ΩのOCTドライブ強度を設定します。

表 5–11に、シミュレーションとDDR2 SDRAM上の信号のボード測定値との比較をま とめます。メモリ・インタフェースはデュアルDIMMのスロット1にのみ実装し、

異なるODT設定を使用します。

図 5‒21. HyperLynx シミュレーションとメモリ上の信号のボード測定値（メモリをスロット 1 にのみ実装し、

スロット 2 は未実装）

表 5‒11. デュアル DIMM インタフェースのスロット 1 にのみ実装した場合のメモリ上の信号の比較、異なる ODT 設定を使用 

タイプ アイの幅

(ns)

アイの高さ (V)

オーバー シュート

(V)

アンダー シュート

(V)

立ち上がりエッ ジ・レート

(V/ns)

立ち下がりエッ ジ・レート

(V/ns)  75 Ωの ODT 設定

シミュレーション 1.68 0.91 NA NA 1.88 1.88 測定値 1.28 0.57 NA NA 1.54 1.38 150 Ωの ODT 設定

シミュレーション 1.68 0.97 0.06 NA 2.67 2.13 測定値 1.30 0.63 0.22 0.20 1.74 1.82

スロット 2 のメモリへの書き込み（75  Ω の ODT 設定を使用、片 方のスロットにのみ実装）

図 5–22に、シミュレーションとメモリ上の信号の測定値を示します。この終端方式 では、FPGAがメモリへ書き込みを行う際に、メモリ上の75ΩのODT設定を使って います。FPGA側では 25ΩのOCTドライブ強度を設定します。

表 5–12に、シミュレーションとメモリ上の信号のボード測定値との比較をまとめま す。メモリ・インタフェースはスロット1またはスロット2に実装したデュアル DIMMを使用します。ダブル並列終端ではメモリ側直列抵抗と組み合わせて75Ω の ODT設定を使用します。FPGA上のOCT強度設定は25Ωです。

図 5‒22. HyperLynx シミュレーションとメモリ上の信号のボード測定値（メモリをスロット 2 にのみ実装し、

スロット 1 は未実装）

表 5‒12. デュアル DIMM メモリ・インタフェースのスロット 2 にのみ実装した場合のメモリ上の信号の比較、

異なる ODT 設定を使用

タイプ アイの幅

(ns)

アイの高さ (V)

オーバー シュート

(V)

アンダー シュート

(V)

立ち上がりエッ ジ・レート

(V/ns)

立ち下がりエッ ジ・レート

(V/ns) 75 Ωの ODT 設定

シミュレーション 1.68 0.89 NA NA 1.82 1.93 測定値 1.29 0.59 NA NA 1.60 1.29 150 Ωの ODT 設定

シミュレーション 1.69 0.94 0.07 0.02 1.88 2.29 測定値 1.28 0.68 0.24 0.20 1.60 1.60

スロット 1 のメモリへの書き込み（150  Ω の ODT 設定を使用、

両スロットに実装）

図 5–23に、HyperLynxシミュレーションとダブル並列終端を行ったスロット1のメ モリ上の信号のボード測定値を示します。この終端方法では、FPGAがメモリへ書き 込みを行う際に、メモリ側の直列抵抗伝送線と組み合わせてスロット2のメモリ上 の150Ω ODTを使っています。FPGA側では25ΩのOCTドライブ強度を設定します。

表 5–13に、シミュレーションとスロット1のメモリ上の信号のボード測定値との比 較をまとめます。メモリ・インタフェースは両スロットに実装したデュアルDIMM を使用します。ダブル並列終端ではメモリ側直列抵抗と組み合わせてスロット2の 異なるODT設定を使用します。FPGA上のOCT強度設定は25Ωです。

図 5‒23. HyperLynx シミュレーションとスロット 1 のメモリ上の信号のボード測定値（メモリは両スロット に実装）

表 5‒13. デュアル DIMM インタフェースの両スロットに実装した場合のメモリ上の信号の比較、スロット 2 に異なる ODT 設定を使用

タイプ アイの幅

(ns)

アイの高さ (V)

オーバー シュート

(V)

アンダー シュート

(V)

立ち上がりエッ ジ・レート

(V/ns)

立ち下がりエッ ジ・レート

(V/ns) 150 Ωの ODT 設定 

シミュレーション 1.60 1.18 0.02 NA 1.71 1.71 測定値 0.89 0.78 0.13 0.17 1.19 1.32 75 Ωの ODT 設定 

シミュレーション 1.60 1.18 0.02 NA 1.71 1.71 測定値 0.97 0.77 0.05 0.04 1.25 1.25

スロット 2 のメモリへの書き込みー 150  Ω の ODT 設定を使用、

両スロットに実装

図 5–24に、HyperLynxシミュレーションとダブル並列終端を行ったスロット2のメ モリ上の信号のボード測定値を示します。この終端方法では、FPGAがメモリへ書き 込みを行う際に、メモリ側の直列抵抗伝送線と組み合わせてスロット1のメモリ上 の150Ω のODT設定を使っています。FPGA側では25Ω のOCTドライブ強度を設定 します。

表 5–14に、シミュレーションとメモリ上の信号のボード測定値との比較をまとめま す。メモリ・インタフェースは両スロットに実装したデュアルDIMMを使用します。

ダブル並列終端ではメモリ側直列抵抗と組み合わせてスロット1の異なるODT設定 を使用します。FPGA上のOCT強度設定は25Ωです。

図 5‒24. HyperLynx シミュレーションとスロット 2 のメモリ上の信号のボード測定値（メモリは両スロット に実装）

表 5‒14. デュアル DIMM インタフェースの両スロットに実装した場合のメモリ上の信号の比較、スロット 1 に異なる ODT 設定を使用

タイプ アイの幅

(ns)

アイの高さ (V)

オーバー シュート

(V)

アンダー シュート

(V)

立ち上がりエッ ジ・レート

(V/ns)

立ち下がりエッ ジ・レート

(V/ns) 150 Ωの ODT 設定

シミュレーション 1.45 1.11 0.19 0.17 1.43 2.21 測定値 0.71 0.81 0.12 0.20 0.93 1.00 75 Ωの ODT 設定

シミュレーション 1.60 1.16 0.10 0.08 1.68 1.60 測定値 1.10 0.85 0.16 0.19 1.11 1.25

スロット 1 のメモリからの読み出しースロット 2 の 150W の ODT 設定を使用、両スロットに実装

図 5–25に、HyperLynxシミュレーションとFPGA上の信号のボード測定結果を示しま す。このFPGAでは、FPGA側の外部並列抵抗とメモリ側直列抵抗、さらに150Ωの ODT設定を組み合わせて使うダブル並列終端を使用し、メモリではフル・ドライブ 強度を設定します。

表 5–15に、シミュレーションとFPGA上の信号のボード測定値との比較をまとめま す。両スロットに実装したデュアルDIMMメモリ・インタフェースを使います。ス ロット2に異なるODT設定を使用します。

図 5‒25. HyperLynx シミュレーションと FPGA 上の信号のボード測定値（スロット 1 から読み出し、スロッ ト 2 は未実装） ⁽¹⁾

図 5‒25の注：

(1) シミュレーションと測定で使用した縦軸スケールは200 mV/divに設定。

表 5‒15. デュアル DIMM インタフェースの両スロットに実装した場合の FPGA 上の信号の比較、スロット 2 に異なる ODT 設定を使用

タイプ アイの幅

(ns)

アイの高さ (V)

オーバー シュート

(V)

アンダー シュート

(V)

立ち上がりエッ ジ・レート

(V/ns)

立ち下がりエッ ジ・レート

(V/ns) 150 Ω の ODT 設定

シミュレーション 1.68 0.77 NA NA 1.88 1.88 測定値 0.76 0.55 NA NA 1.11 1.14 75 Ωの ODT 設定

シミュレーション 1.74 0.87 NA NA 1.91 1.88 測定値 0.86 0.59 NA NA 1.11 1.09

スロット 2 のメモリからの読み出し（スロット 1 の 150 Ω の ODT 設定を使用、両スロットに実装）

図 5–26に、HyperLynxシミュレーションとFPGA上の信号のボード測定結果を示しま す。このFPGAでは、FPGA側の外部並列抵抗とメモリ側直列抵抗、さらに150Ωの ODT設定を組み合わせて使うダブル並列終端を使用し、メモリではフル・ドライブ 強度を設定します。

表 5–16に、シミュレーションとFPGA上の信号のボード測定値との比較をまとめま す。両スロットに実装したデュアルDIMMメモリ・インタフェースを使います。ス ロット1に異なるODT設定を使用します。

図 5‒26. HyperLynx シミュレーションと FPGA 上の信号のボード測定値（スロット 2 から読み出し、両ス ロットに実装） ⁽¹⁾

図 5‒26の注：

(1) シミュレーションと測定で使用した縦軸スケールは200 mV/divに設定。

表 5‒16. デュアル DIMM メモリ・インタフェースの両スロットに実装した場合の FPGA 上の信号の比較、ス ロット 1 に異なる ODT 設定を使用

タイプ アイの幅

(ns)

アイの高さ (V)

オーバー シュート

(V)

アンダー シュート

(V)

立ち上がりエッ ジ・レート

(V/ns)

立ち下がりエッ ジ・レート

(V/ns) 150 Ωの ODT 設定

シミュレーション 1.70 0.74 NA NA 1.91 1.64 測定値 0.74 0.64 NA NA 1.14 1.14 75 Ωの ODT 設定

シミュレーション 1.70 0.81 NA NA 1.72 1.99

FPGA の OCT の特長

多くのFPGAデバイスは、OCTを提供します。選択したデバイス・ファミリに応じて シリーズ（出力）、パラレル（入力）または動的（双方向）OCTがサポートされる可 能性があります。

f デバイス・ファミリに固有の詳細については、関連するデバイス·ハンドブックのそ れぞれのI/O機能の章を参照してください。

一般的にClass IまたはClass終端方式の両方で使用される近端の直列ターミネータの

代わりに直列OCTを使用します。DDR2とDDR3両方のタイプ・インタフェースはこ の終端方式を使用します。

一般的にインタフェースのみの単方向入力でClass I 終端方式で使用される遠端並列 終端の代わりに並列OCTを使用します。例えば、FPGAが遠端にある時に、QDR-II タ イプのインタフェースになります。

回線のFPGAの最後に直列終端および並列終端の両方の代わりに、ダイナミックOCT を使用します。一般的にはDDR2とDDR3両方のタイプ・インタフェースでDQ信号 とDQS信号のために、ダイナミックOCTを使用します。並列終端が動的に書き込み 中に無効にされるため、FPGAのドライバはこれまで、Class I の伝送ラインに駆動し

ます。 メモリ上にダイナミックODTと組み合わせると、真にダイナミックClass I終

端方式が存在します。ここで、読み出しと書き込みの両方は常に各方向で完全な

Class I終端です。したがって、静的な離散的に終端Class IIのトポロジーの代わりに

完全に動的な双方向のClass I 終端方式を使用することができます。これによって、

電源、プリント回路基板（PCB）不動産、およびコンポーネントのコスト節約するこ とができます。

Arria V、Cyclone V、Stratix III、Stratix IV、および Stratix V デバイス

Arria^®V、Cyclone^®V、Stratix III、Stratix IV、およびStratix Vデバイスは、完全なダイ ナミックOCT終端機能を備えます。アルテラは、PCBレイアウトを簡素化し、電力 を節約するためにSDRAM ODTと組み合わせてこの機能を使用することを推奨しま す。

Arria II GX デバイス

Arria II GXデバイスは、ダイナミックOCTをサポートしません。アルテラはSDRAM ODTと共に直列OCTを使用することを推奨します。必要場合、回線のFPGAの最後 には並列ディスクリート終端を使用します。

f 詳細は、「DDR2およびDDR3 SDRAMのボード・デザイン・ガイドライン」の章を参照 してください。