ＶＬＳＩ工学

集積回路工学

東京工業大学

大学院理工学研究科

電子物理工学専攻

(11) 低消費電力設計

デバイスと回路設計

資料は松澤研のホームページ

携帯電話

低消費電力技術無しでは携帯機器は実現しない !!

現在の携帯電話は万能の通信 AV機器である。

携帯電話(WCDMA/GSM) ワンセグ受信

カメラ ゲーム DVD再生など多くの機能を集積

DoCoMo 905iシリーズの最高人気のP905iには松澤研と松下電器が共同開発した技術が入っています

携帯電話システム

現代の携帯電話は画像処理回路やデジカメ機能まで集積している。

UIMカード・IrDAモジュール部 CCD制御部 スピーカー アウト・カメラ モジュール （AF機能内蔵） LCD/バックライト モジュール 通信・画像制御部 C-CPU、A-CPU DSP、SRAM、 Flashメモリなど 送受信制御部 アンテナスイッチ ディプレクサ ローノイズアンプ パワーアンプ 水晶発振子、フィルターなど 中間周波数制御・電源部 ADC/DAC 電源IC、フィルターなど 積層 積層 積層 画像処理、SDRAM, MPEG4など 裏面液晶装置 イン・カメラ モジュール 多層FPC基板と FPCケーブル 主基板実装部 液晶実装部 miniSDカード制御モジュール部

P900iの主回路基板と半導体パッケージ

資料提供： SemiConsult

VLSI技術最大の危機：消費電力の増大

プロセッサーの消費電力は100Wに達し、限界に直面している。

しかもリーク電流が急速な伸びを示している。

2

dd

clk

d

f

C

V

P

≈

⋅

⋅

プロセッサーの消費電力推移

・これ以上クロックを上げられない

(

5

.

6

V

10

T

2

.

5

)

exp

I

nkT

qV

exp

I

I

I

I

ox gd g T sub g sub leak

−

−

≈

⎟

⎠

⎞

⎜

⎝

⎛ −

≈

+

=

・これ以上V

_T

を下げられない

・これ以上ゲート酸化膜を薄くできない

低消費電力・高速化技術

• CMOS回路の速度と消費電力

講義のポイント

• CMOS回路の速度と消費電力

– 電源電圧・しきい値電圧と回路の速度

– エネルギー遅延積

– 状態確率

– リーク電流対策回路

– 回路ブロックと消費電力

– クロックゲーティング

• 低電力LSIアーキテクチャ

– 電力効率の良い高速処理LSIの設計シナリオ

– 演算器の改良

– クロックゲーティング

– 電源電圧制御

MOSトランジスタの性質

ドライブ電流を大きくするにはV

_dd

を高く、V

_T

を低くする。

リーク電流を抑えるにはV

_T

を高くする。

ID(M52) 0 0.4m 0.8m 1.2m 1.6m 2.0m ID(M52) (A) {LOG10(I -10 -8 -6 -4 -2 {LOG10(ID(M52))} 0 0.4 0.8 1.2 1.6 V16 (V)

V

_T

=0.3V

I_dsat=1.7mA I_leak=10-9_A リーク電流が決まる ドライブ電流が決まる 電源電圧 しきい値電圧 大きいほど速度が速い 大きいほど リーク電流が少ない S G D Ids

(

)

(

)

,

2

1

3

.

1

,

2

1

α α

−

µ

=

≈

α

−

µ

=

T dd ox dsat T gs ox ds

V

V

L

W

C

I

V

V

L

W

C

I

１）ドライブ電流

２）リーク電流

q

kT

U

nU

V

exp

W

I

I

T T T so leak

≡

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛ −

=

CMOS論理回路の遅延時間と消費電力

ゲート遅延時間は容量に比例し、電源電圧にやや反比例する。

ただし、I

_dsat

を上げて遅延時間を短くすることは消費電力とは直接関係が無い

dsat dd pd

I

2

CV

T

≈

V15 0 PULSE 0 1.5 1p 0.1n 0.1n 10n 20n 100 M42 NB130 M=10 Vddo 1.5 M48 PB130 M=20 M50 NB130 M=10 Vddo 1.5 M51 PB130 M=20 C1 2p 21 20 22 V(20) V(21) V(22) -0.4 0 0.4 0.8 1.2 1.6 TRANSIENT RESPONSES (V) 0 5n 10n 15n 20n 25n 30n TIME (s) T_pd=1.3ns T_pd=1.0ns

leak

dd

2

dd

d

f

CV

V

I

P

=

⋅

+

⋅

消費電力は周波数・容量・Vdd

2

_{に比例する}

1) 遅延時間

α α

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

−

∝

− dd T 1 dd pd

V

V

1

V

1

C

T

2) 消費電力

遅延時間・消費電力・リーク電流

遅延時間、消費電力、リーク電流間にはトレードオフがあり、

これらをどのように調停するかが設計のポイントである。

α

α

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

−

∝

−

dd

T

1

dd

pd

V

V

1

V

1

C

T

遅延時間を短くするには

１）容量を下げる

２）電源電圧を上げる

３）V

_T

/V

_dd

を下げる

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛ −

=

T

T

so

leak

nU

V

exp

W

I

I

2

dd

d

f

C

V

P

=

⋅

⋅

消費電力を下げるには

１）電源電圧を下げる

２）容量を小さくする

３）クロック周波数を下げる

リーク電流を下げるにはV

_T

を高くする

等速度を与える電源電圧としきい値電圧

しきい値電圧を下げると電源電圧を下げ、消費電力を低減し、速度を維持できる

（ただし、しきい値電圧を下げすぎるとリーク電流が増大する）

1.4 1.25 1.1 0.95 0.75 0.6 0.45 0.3 0.15 1.55

A

(Vdd=3.0V,VT=0.75V) (Vdd=1.5V,VT=0.1V)

A

B

B

同一速度 消費電力1/4 電源電圧(V) しき い 値 電 圧 (V ) 最大動作周波数（任意）

エネルギー遅延積

消費エネルギー： 電源電圧の２乗に比例して大きくなる

2 2

_,

dd d dd d

CV

f

P

E

V

C

f

P

=

⋅

⋅

=

=

論理遅延時間

α

α

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

−

∝

−

dd

T

1

dd

pd

V

V

1

V

1

C

T

電源電圧が高いほど小さい

エネルギー遅延積

(

)

α α α α − α

−

η

=

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

−

η

=

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

−

η

=

T dd dd dd T dd dd dd T dd dd pd

V

V

V

C

V

V

V

V

C

V

V

V

V

C

ET

2 3 2 3 1 2 2

1

1

エネルギー遅延積

(

₋

)

α

η

=

T dd dd pd

V

V

V

C

ET

2 3

0.25um CMOSのED積

最小になる電源電圧を求める

3

3

0

)

(

−

α

=

→

=

T dd dd pd

_V

V

dV

ET

d

T T dd

V

V

V

1

.

8

7

.

1

3

3

.

1

=

=

=

α

のときは 

この辺りが遅延時間と消費電力

のバランスが取れている

（この場合のV_Tは通常のV_Tよりも幾分高い電圧になる）

トランジスタサイジング

配線容量などの負荷容量を駆動する場合は駆動用トランジスタの

ゲート幅が小さければトランジスタ容量が下がるので消費電力は小さいが

ドライブ電流が小さくなるので遅延時間は長い。

逆にゲート幅が大きければドライブ電流が大きくなるので遅延時間は短いが

トランジスタ容量が増えるので消費電力は大きい。

バランスを考えると[負荷容量=ゲート容量]あたりが最適である。

状態確率

B

A

OUT

=

+

B

A

OUT

V

_dd

２入力NAND

0

1

0 1 1 0 0 1 0 1 0 1 0 0 OUT B A 0 1 1 0 0 1 0 1 0 1 0 0 OUT B A

16

9

4

3

4

3

0 0

⋅ P

=

=

P

16

3

4

1

4

3

1 0

⋅ P

=

=

P

16

1

4

1

4

1

1 1

⋅ P

=

=

P

16

3

4

3

4

1

0 1

⋅ P

=

=

P

(

)(

)

1 0 1

1

1

1

P

P

P

P

P

_{A B}

−

=

−

−

=

P_A, P_B； A,Bが１を取る確率

論理回路では出力が0Æ1の遷移時のみ電力を消費するので

論理状態の確率で消費電力が決定される

CMOS回路の消費電力

ローパワー化には各項の低減が必要

2

dd

t

d

P

f

C

V

P

≈

⋅

⋅

⋅

充放電電力の低減手法 要素 ｽｲｯﾁﾝｸﾞ確率 ｐｔ 動作周波数 ｆ 負荷容量 手法 トレードオフ要因 CL 電源電圧 V_dd ｸﾞﾘｯｼﾞ低減 ｹﾞｰﾃｨﾄﾞｸﾛｯｸ 回路の並列化 設計の煩雑さ増大 開発TAT ﾁｯﾌﾟ面積の増大 微細化 ﾒﾓﾘ空間の階層化 ﾄﾗﾝｼﾞｽﾀのｻｲｼﾞﾝｸﾞ ﾊﾟｽﾄﾗﾝｼﾞｽﾀﾛｼﾞｯｸ ﾀﾞｲﾅﾐｯｸ回路 DC-DCｺﾝﾊﾞｰﾀ ２電源最適設計 動作ｽﾋﾟｰﾄﾞの劣化 設計の煩雑さ増大 する場合あり 動作ｽﾋﾟｰﾄﾞは改善 ＣＬ 貫通電流 充放電電流 リーク電流 ｽｲｯﾁｨﾝｸﾞ 時に発生 ＣＭＯＳ回路の電流成分

サブスレッショルド電流

0.1

0.2

0.3

0.4

0.5

0.6

0.8 1.2

1.6 2

2.42.8

3.23.6

4

0

0.5

1

1.5

2

2.5

3

3.5

4

4.5

5

5.5

リーク電力が支配的 リーク電力の急増 充放電電力 が支配的

閾値電圧

（Ｖ）

電源電圧（Ｖ）

＊Vdd=3.3V、Vt=0.5Vが基準 消費電力︵ a .u. ︶

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛ −

=

T T so leak

_nU

V

exp

W

I

I

サブスレッショルド電流はV

_T

が低いほど多く

通常V

_T

が0.1V下がる毎に10倍大きくなる

サブスレッショルドリーク電流

1

10

100

1,000

10,000

20

40

60

80

100

120

Temp (C)

Ioff (na/u)

Assume:

0.25

µm, I

_off

= 1na/

µ

5X increase each generation at 30ºC

0.25

µ

0.18

µ

0.13

µ

微細化が進むほどリーク電流が多くなっている

90nm

65nm

45nm

課題：遅延時間減少の飽和

（特に低リークデバイス）

微細化・低電圧化により遅延時間減少が飽和してきた。

特に携帯電話用途の低リークデバイスに顕著

1.8V 3V 5V 1V 1.2V 1.5V 2.5V

0.1

0.2

0.3

0.5

1.0

5 100

Delay time (Arbitral)

Low leak

(3pA/um)

Constant Vt/VDD

Middle leak

(1nA/um)

Scaled VT

Constant VT

Operating Voltage (V)

10 50 α

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

−

∝

dd T pd

V

V

1

L

T

リーク電流対策回路

リーク電流対策には不使用の回路を遮断するか、バックゲート電圧をかける。

LVT LVT HVT HVT VddA VddB VssA VssB LVT LVT VddA VddB VssA VssB LVT LVT VddA VddB VssA VssB LVT LVT

制御回路

(a) MTCMOS

(b) EVTCMOS

(c) VTCMOS

・スイッチで回路を遮断する ・スタンバイ回路が別に必要 ・低電圧では使用しにくい ・スイッチとバックゲートの併用 ・微細TRでは十分なバックゲートが困難 ・低電圧では使用しにくい ・ゲートリークが遮断できない ・バックゲート印加でVTを上げる ・微細TRでは効果が減少 ・ゲートリークが遮断できない

バックゲート効果

ox F A s F FB TH

_C

)

φ

(

qN

ε

ε

φ

V

V

₌

₊

2

₊

2

0

2

空乏層中の電荷の効果

バックゲート電圧

（ソースを基準に取る）

ox b F A s F FB TH

_C

)

V

φ

(

qN

ε

ε

φ

V

V

=

+

2

+

2

0

2

−

バックゲート電圧を組み込んだしきい値電圧

ソースと基板の電位が異なるとバックゲート効果によりV

_TH

が変化する

b F F

φ

V

φ

→ 2

−

2

n+ L n+ W V_ds V_gs X方向 ox V ) x ( V ) x ( I _L X_po V_b

(

b F F

)

TH TH

V

γ

V

φ

φ

V

=

₀

+

−

+

2

−

2

あるいは、

ox o s A

C

ε

ε

qN

γ

=

2

バックゲート効果はチャネル不純物濃度の平方根に比例し、 単位ゲート容量に反比例する

バックゲート効果

バックゲート電圧を変化させることでV

_T

を制御できる

バックゲートがかかるとV

_T

が上昇し、n値が減少する。

-12

-10

-8

-6

-4

-2

0

0.5

1

1.5

Vsb=0

V

1V

_2V

n=1.46

1.25 _1.22

Vto

S=84mV _{72mV 70mV} 1E-18(A)

V

_gs

(V)

0.4umNMOS (10/0.4)の実測

Log I

ds

(A)

ゲートリーク課題

ゲートリーク電

流

(A/cm

2

)

物理酸化膜圧 (nm)

10

-6

10

-5

0.0001

0.001

0.01

0.1

1

10

100

1

1.5

2

2.5

3

携帯電話の限界

高速用途の設定

汎用の設定

0.1um世代ではサブスレッショルドリークに加えてゲートリークが大きな課題

(

5

.

6

V

10

T

2

.

5

)

exp

L

I

_gd

≈

_{eff gd}

−

_ox

−

（

相

対値）

(nm)

回路ブロック毎の電力消費

どの回路が消費電力が大きいかはLSIの種類によって異なる。

低消費電力化設計はこの分析から始まる。

Clock

ASSP1

Logic

Memory

I/O

ASSP2

Clock

Logic

Memory

I/O

MPU1

Clock

Logic

Memory

I/O

MPU2

Clock

Logic

Memory

I/O

集積回路の低電力化の例

消費電力を1/10に低減した

このLSIの場合クロックとフリップフロップで全消費電力の75%を占める

7

18

75

6.5

13

30.5

1.7

3

8

0

20

40

60

80

100

1

2

3

1/2

1/5

Clock

配線

マクロ

F/F 回路の改良

ゲーティッドクロック

F/F 回路の改良

ゲーティッドクロック

電圧低下

3.0V->1.5V

容量低下

(0.6)

電圧低下

3.0V->1.5V

容量低下

(0.6)

0.35um

0.35um

0. 18um

フリップ・フロップ回路の改良

クロックで駆動されるトランジスタ数の低減がポイント

D CK Q 20Tr CK Q D 24Tr D CK Q 22Tr

(A) 通常の回路

(B) 差動型

(C) メモリ型

クロック系のTr数：12

クロック系のTr数：3

クロック系のTr数：4

F/F の低電力化

差動 F/F を用いると消費電力を半減できる

25 20 15 10 5 0 (A) Data activation: 100％ 25 20 15 10 5 0 Data Clock Data activation: 25％ (B) (C) _(A) (B) (C)

(A) Conventional

(B) Differential

(C) Memory

クロックゲーティング

クロックゲーティング技術により1/3程度の低電力化が可能

ブロック１ ＜使用中＞ ブロック２ ＜不使用中＞ ブロック３ ＜不使用中＞

ｸﾛｯｸ供給

ｸﾛｯｸ停止

ｸﾛｯｸ停止

1系統の

圧縮＋伸張相当

従来

今回

電力

400mW

従来比１／８

1系統の

圧縮

＋

伸張

_50mW

マルチコーデック

クロックゲーティングの効果

使用しない回路へのクロックを停止するとこで大幅な低電力化が可能

Clock Gating

Non Clock Gating

WITH the Core Engines

100

200

300

[mW]

40%

37%

0

100

200

300

[mW]

0

¾The Effect of Core Engines

¾The Effect of Clock Gating

DSP

VCE

VCE

VPU

MIF

DRAM

PAD

DRAM混載による低消費電力化

外付けDRAMはI/O部分で電力を消費する。（内蔵メモリーの100倍程度）

DRAM混載にするとこの部分の消費電力が大幅に削減できる。

高速信号はチップ外に出してはいけない！

MPEG4 codec

Courtesy Toshiba, ISSCC 2000

891mW

Separate chips 240mW DRAM Logic & memory DRAM on a chip Power DRAM - logic interface

16Mbit

DRAM

Speech codec

Multiplexer

MPEG-4 Video

Codec

Host

I/F

DRAM

I/F

PLL

Cam

I/F

Display

I/F

Pre-filter

VT

VT

VT

VT