3次元型トランジスタを用いたシステムLSIの設計法

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(1)情報処理学会第68回全国大会. 3A-1. ３次元型トランジスタを用いたシステムＬＳＩの設計法渡辺. 重佳. 湘南工科大学. 情報工学科. 平面部だけでなく側壁部もトランジスタのチャネルになるため高密度化に適しているのが特徴である。FinFET 導入の際側壁チャネル幅Ｄの値の設定とどのトランジスタを FinFET 型にするかという選択がポイントとなる。その選択法としてチャネル幅の小さいトランジスタを平面型とし、チャネル幅が大きいトランジスタを FinFET 型とする“平面型＋FinFET 型”（図２）を今回採用した。次に素子部分のパターン面積の縮小効果を見積もるために、“平面型＋. １．はじめに近年の高集積化されたシステムＬＳＩでは、２点の大きな問題が指摘されている。1 点目はシステムＬＳＩを構成する平面型ＣＭＯＳトランジスタの微細化の限界である。ショートチャネル効果の増加、サブスレッショルド特性の劣化が解決困難となってきた。２点目はユーザーからの高機能化の要請に答えるために必然的に生じるチップの大型化に伴う製造コストの増大である。大型化に伴いグロスは低下し、歩留りも大幅に低下してしまう。これらの問題を解決する新技術として FinFET に代表される３次元型トランジスタが現在注目されている[1],[2],[3]。本研究では FinFET 導入によるシステムＬＳＩのパターン面積の縮小効果を通信用システムＬＳＩ等で見積もった[4] ので報告する。. D＝１３F（Fは設計寸法）の場合を想定する１個のFinFETのチャネル幅＝F＋２×１３F＝２７F W/L＝２７F/Fのトランジスタは１個のFinFETで実現. W ３F ＝ L F. ２．通信用システムＬＳＩでの面積縮小効果図１に FinFET の平面図及び断面図を示す。. ＩＮ. P. W ３F ＝ L F. ゲート. ９F F. P ９F F. ２７F F. Ｔ. ８１F F. Ｔ. ２７F F. W/L＝８１F/Fのトランジスタは３個のFinFETを並列に接続して実現ＯＵＴ. ８１F F. 平面図素子領域. 平面型で実現平面チャネル部. FinFET型で実現. 図２．“平面型＋FinFET 型”方式トランジスタのチャネル幅. Wp＋２D 側壁チャネル部. D. トレンチ深さ. 側壁チャネル部. 側壁チャネル幅：D の最適設計が重要 Wp. トレンチ分離. シリコン基板. トレンチ分離. 断面図. 図１．FinFET の平面図及び断面図 New design method of system LSI with three-dimensional transistor Shigeyoshi Watanabe Department of information science, Shonan Institute of Technology. 1-21. FinFET 型”法を通信用途システムＬＳＩ用セルライブラリに適用した。各セルライブラリを用いて設計したパターン面積がチップ全体の面積に占める割合を図３に示す。トランジスタのチャネル幅で分類した結果を見るとチャネル幅５Ｆ（Ｆは設計寸法）のトランジスタ（図中ではｘ１で示す）が全体の７４％の面積を占めている事がわかる。次にパターン面積の縮小効果が最も大きい側壁チャネル幅を図３を元に求めた（図４）。チップの大部分の面積を占めているチャネル幅５Ｆのトランジスタを１個の FinFET 型で実現するＤ＝２Ｆの時パターン面積の縮小効果は最も大きい。パターン面積は全て平面型で設計した時の約３５％まで縮小出来る。.

(2) 情報処理学会第68回全国大会. トランジスタの直列接続段数規格化したチャネル幅（ｎ＝５Ｆ） X1 X2 X3 1 13.9 3 0.5 2 50.7 6 3 5.5 1.4 4 2.5 6 0.9 8 0.4 合計 74 10.4 0.5. X4. X8. X16. 1.2 5.9 0.7. 4.6. 7.8. 4.6. 1.4. 1.3. 1.4. パターン面積比最適側壁チャネル幅最適パターン面積. 合計 25.9 62.7 7.6 2.5 0.9 0.4 100. 1.3. プロセッサ民生向け. 6： 0.9％. X16 1.4％ X20 1.3％. X8 4.6％. X20. 4： 2.5％ 3： 7.6％. X4 7.8％ X3 0.5％. ASIC. 8： 0.4％. 通信用システムLSI. 1： 25.9％. X2 10.4％. 2： 62.7％. トランジスタの直列接続段数で分類. 図３．各セルライブラリを用いて設計したパーン面積がチップ全体の面積に占める割合 X16. X8 X4 X3 X2. 90 80. パターン面積 (% ). 79%. 10.4％. 70 60 50 40. X1 74％. 34.5%. 30 20 10 0. 0 1. 2. 2. 4.5 3. 7 4. 9.5 5. 19.5 6. 39.5 7. 33%. X1: 88% X2＋X3: 12%. 2F. 33%. X1: 74% X2＋X3: 10%. 2F. 35%. 4．5F. 28%. 図５．各種システムＬＳＩでの面積縮小効果４．素子領域以外のパターン面積縮小効果システムＬＳＩでは“平面型＋FinFET 型”の導入により素子領域のパターン面積が大幅に削減出来る事が分かった。しかしながらウェル境界領域や配線領域ではパターン面積の縮小効果は余り期待出来ない。例えば自回路内に数多くの内部配線が通るフリップフロップ回路では素子領域だけでなく配線領域等も含めた全パターン面積は約７０％程度に縮小されるのに止まる。今後具体的なセルライブラリでの詳細なパターン面積の見積もりが必要になる。５．おわりに “平面型＋FinFET 型”導入によりシステムＬＳＩの素子部のパターン面積が従来の平面型を用いた場合の約３０％に削減できる事を示した。設計手法の構築により“平面型＋FinFET 型”は将来のシステムＬＳＩ実現の有力な候補になる。. X20. 100. 2F. X1: 2% DRAM用バッ X2＋X3: 7% X27: 34% ファ回路 X81: 31% X9: 25%. X1 74％. トランジスタのチャネル幅で分類. X1: 90% X2＋X3: 9%. 49.5 8. D: 側壁チャネル幅 (Fで規格化した値). 図４．パターン面積の縮小効果のＤ依存性３．各種システムＬＳＩでの面積縮小効果パターン面積の大きな縮小効果が通信用システムＬＳＩ固有の結果では無い事を示すため、プロセッサと民生向けＡＳＩＣに使用しているセルライブラリ及びＤＲＡＭ用バッファ回路で同様の検討を行った。結果を図５に示す。チャネル幅５Ｆのトランジスタで構成されたセルライブラリｘ１のチップ全体に占めるパターン面積（素子領域）はモチーフによって異なるが、いずれも約３０％までパターン面積は縮小されている。（パターン面積を最小にする最適な側壁のチャネル幅はモチーフによって若干異なる）。. 1-22. 参考文献 [1]渡辺：ＴＩＳを用いたバッファ回路の新設計法とその大容量 DRAM への適用検討、“電子情報通信学会和文誌 C, VolJ86-C, no.3, pp.301-306, 2003 年 3 月. [2]S.Watanabe,”Impact of three-dimensional transistor on the pattern area reduction for ULSI,” IEEE Trans. ED, vol.50, no.10, pp.2073-2080, Oct. 2003. [3] 渡辺 : “ TIS を用いたバッファ回路とその DRAM への適用検討“2003 年電通学会大会。 [4]渡辺：ＴＩＳを用いたシステムＬＳＩの設計法、“電子情報通信学会和文誌 C, VolJ88-C, no.12, pp.1-11, 2005 年 12 月..

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