訂 正 確 認 報 告 書
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(2) 本論文は学位規則第 23 条第 1 項に照らし、学位の取消には該当しないが訂正を要 する箇所が認められたため、これに対して著者によりなされた訂正について確認し た結果を下表の通り報告する。. Description of the revised sentences Abstract 訂正前. 訂正後. 訂正理由. From MPEG-1/2/4 to H.264/AVC and HEVC etc., the continuous innovation in this area has been a significant stimulation of the popularization of multimedia in modern life.. 文章を削除。. 他者の論文の文章と類似し た文章であったため、削除 した。. 訂正前. 訂正後. Line 4-5, page i. この文章は研究背景を述べ た部分であり、削除しても 本旨に影響はない。. 訂正理由. Line 2-4, paragraph 4, page iv Line 2-4, paragraph 3, page iv is applied to condense the MB is employed to compress the level data. MB level data. On step 2, variable length coding based compression method is utilized to reduce the data size in each partition.. On step 2, variable length coding is applied to reduce the data size in each partition.. この部分は他者(周大江)の 博士論文および著者の発表 論文と重複があり、研究業 績の帰属が不明瞭であった ため、周大江氏の博士論文 で削除した上で、文章を修 正した。 この修正による本論文の主 旨への影響はない。. “Chapter 1 Introduction” 訂正前. 訂正後. Line 4-6, page 1. Line 4-6, page 1. From MPEG-1/2/4 [1][2][3] to H.264/AVC [4][5] and HEVC [6] etc., the continuous innovation in this. From MPEG-1/2/4 [1][2][3] to H.264/AVC [4][5] and HEVC [6] etc., the innovation in the video. 訂正理由. 他者の論文の文章と類似し た文章であったため、文章 の修正を行った。.
(3) area has been a significant stimulation of the popularization of multimedia in modern life.. compression area are changing our daily life.. この修正による本論文の主 旨への影響はない。. 訂正前. 訂正後. 訂正理由. Line 1-3, page 4. Last 2 lines, page 3, and line 1, page 4.. is proposed to realize the calculation of motion vector (MV), intra prediction mode (IPM) and boundary strength (BS).. is applied to calculate the motion vector (MV) for inter decoding, intra prediction mode (IPM) for intra decoding, and boundary strength (BS) for deblocking filter. 他の論文の文章と類似した 文章であったため、文章の 修正を行った。. 訂正前. 訂正後. 訂正理由. line 4-5, page 5. Line 2-3, page 5. video decoder chip and 530Mpixels/s 4096x2160@60fps H.264/AVC high profile video decoder chip.. video decoder and 530Mpixels/s H.264/AVC high profile video decoder.. この部分はビデオコーディ ングの基本知識に関するも のであり、この修正による 本論文の主旨への影響はな い。. ビデオデコーダシステムを 共同で研究・開発していた 他者(周大江)の担当部分と の境界が不明瞭で、他者の 発表論文の文章との重複が あったため、文章を修正し た。 この修正による本論文の主 旨への影響はない。. “Chapter 2 High-Throughput Motion Compensation” 訂正前. 訂正後. Line 1-2, paragraph 2, page 18.. Line 4 from the bottom, page 18. which is similar to the design in[14] .. which is based on the design in[14].. 訂正理由. 誤解を招く表現であったた め、文章を修正した。 この修正による本論文の主.
(4) 旨への影響はない。. 訂正前. 訂正後. Line 2-8, paragraph 2, page 18. Last line, page 18,. 訂正理由. Line 1-5, page 19 in[14], …(omitted)… The 2-D organization combines the lower parts…(omitted)… respectively.. in[14], The 2-D organization combines the lower parts of the parX and parY coordinates of the Access Units (AUs), which are the basic storage units in the DRAM, to be the index of cache. The higher parts of parX and parY to be the index of cache. The higher parts of parX and parY coordinates, and the picture ID (used to indicate the location of the storage slot of a decoded frame in the offchip DRAM) are combined to be the cache tag. In the latest video coding standards such as H.264/AVC and H.265/HEVC require bidirectional inter prediction. Therefore, two cache sets are utilized for the two reference lists respectively.. 本人が共著者の一人である 発表論文[14]の文章と重複 があったため、文章を修正 した。. 訂正前. 訂正後. 訂正理由. page 22, Figure 2-11. 図を削除. 従来の問題点を説明するた めに参考文献[14]に掲載され た図を不適切に引用したた め、図を削除した。. (以降の図番号を繰り上げ). この修正による本論文の主 旨への影響はない。. この修正による本論文の主 旨への影響はない。.
(5) 訂正前. 訂正後. 訂正理由. Line 1, paragraph2, page 22. Line 1-2, paragraph 3, page 22. Figure 2-11 shows the previous cache architecture proposed in [14]. Firstly. For the previous cache architecture proposed in[14],….are firstly sent to…. 前述のp.22の図削除に伴な い、関連個所の文章を修正 した。. 訂正前. 訂正後. 訂正理由. Last 4 line, page 27. Last 4 lines, page 28. by using SMIC 90 G standard cell library. This design is verified both independently in a test environment with inputs given as software generated data, and in a whole QuadHD video decoder architecture [15].. After that, it is synthesized by utilizing the SMIC 90 G standard cell library. This design is verified both independently and in a whole Quad-HD video decoder chip [15]. 他の論文の文章と類似した 文章であったため、文章の 修正を行った。 この部分は実験用の環境や 評価方法を述べたもので、 一般的な内容である。 この修正による本論文の主 旨への影響はない。. 訂正前. 訂正後. Last 3 lines, page 36. Last 2 lines, page 37. We also verified this design both independently in a test environment with inputs given as software generated data, and in a whole 4kx2k video decoder architecture [15].. We also verified this design both independently and in a whole 4kx2k video decoder chip [15].. 訂正理由. 他の論文の文章と類似した 文章であったため、文章の 修正を行った。 この部分は実験の評価方法 を述べたもので、一般的な 内容である。この修正によ る本論文の主旨への影響は ない。. “Chapter 5 Architectures Implemented in Video Decoder Chip” 訂正前. 訂正後. 訂正理由.
(6) Figure 5-1, Figure 5-2, page 97. 2つの図を削除 (以降の図の番号を繰り上. Figure 5-1 Chip micrograph of 8kx4k video decoder chip [58].. げ). Figure 5-2 Chip micrograph of 4kx2k video decoder [15].. 設計した回路の位置づけを 示すために、それらが搭載 されたチップ写真を引用し たが、そのチップ写真自体 は他者の論文に掲載されて おり、不適切な引用であっ たため、図を削除した。 この修正による本論文の主 旨への影響はない。. 訂正前. 訂正後. Line 2-3, page 96. Line 2-3, page 97.. Inter prediction techniques mentioned in this dissertation including the motion compensation and parameter decoding have been implemented in video decoder chips. Inter prediction techniques mentioned in this dissertation including the motion compensation and parameter decoding have been implemented, and then these comments are successfully integrated in video decoder chips.. デコーダチップ全体の中で の設計した回路の位置づけ が不明瞭で誤解を招く記述 であったため、文章を修正 した。. 訂正前. 訂正後. 訂正理由. Line 1-2, paragraph 2, page 96. Line 1-2, paragraph 2, page 97. The cache based motion compensation is implemented in the 2Gpixels/s 7680x4320@60fps H.264/AVC HP/MVC video decoder chip[58] and 530Mpixels/s 4096x2160@60fps H.264/AVC high profile video decoder chip[15][33].. The cache based motion compensation is implemented, and then it is successfully integrated into the 2Gpixels/s 7680x4320@60fps H.264/AVC HP/MVC video decoder chip [58] and 530Mpixels/s 4096x2160@60fps H.264/AVC high profile video decoder chip[15][33].. 訂正理由. この修正による本論文の主 旨への影響はない。. デコーダチップ全体の中で の設計した回路の位置づけ が不明瞭で誤解を招く記述 であったため、文章を修正 した。 この修正による本論文の主 旨への影響はない。. ..
(7) 訂正前. 訂正後. Line 2-3, paragraph 3, page 96.. Line 2-3, paragraph 3, page 97. intra prediction mode calculation is implemented ina 2Gpixels/s H.264/AVC HP/MVC video decoder[58],……. intra prediction mode calculation is implemented, and then it is successfully integrated into a 2Gpixels/s H.264/AVC HP/MVC video decoder[58], ……. デコーダチップ全体の中で の設計した回路の位置づけ が不明瞭で誤解を招く記述 であったため、文章を修正 した。. 訂正後. 訂正理由. Micrograph of the test chips are shown in Figure 5-1 and Figure 5-2.. Deleted.. 前述のp.97の図の削除に伴 い、関連個所の不要な文章 を削除した。. 訂正前. 訂正後. 訂正理由. Figure 5-3, page 99 Figure 5-3 Top-level blockdiagram of 4kx2k@60fps video decoder [33].. 図を削除. 設計した回路の位置づけを 示すために、他者が作成し たシステム全体のブロック 図を不適切に引用したた め、図を削除した。. 訂正前. 訂正理由. この修正による本論文の主 旨への影響はない。. Line 3-4, paragraph 2, page 96.. この削除による本論文の主 旨への影響はない。.
(8) 訂正前. 訂正後. Line 1-2, page 98. Line 1, page 98. Figure 5-3 shows the toplevel block-diagram of 4kx2k@60fps video decoder. The blocks with shadow are the inter prediction related components.. In the whole 4kx2k@60fps video decoder,. 訂正前. 訂正後. Last paragraph, page 102.. Line 1-2, line 4, last paragraph, page 101. The cache based motion compensation is implemented in the 2Gpixels/s H.264/AVC HP/MVC video decoder and 530Mpixels/s H.264/AVC high profile video decoder. The joint parameter decoder is implemented in 2Gpixels/s H.264/AVC HP/MVC video decoder chip,. The cache based motion compensation is implemented, and then, it is integrated into a 2Gpixels/s H.264/AVC HP/MVC video decoder and a 530Mpixels/s H.264/AVC high profile video decoder. The joint parameter decoder is implemented, after that, it is integrated into a 2Gpixels/s H.264/AVC HP/MVC video decoder chip. 訂正理由. 上述の図削除に伴い、関連 個所の不要な文章を修正し た。. .. 訂正理由. デコーダチップ全体の中で の設計した回路の位置づけ が不明瞭で誤解を招く記述 であったため、文章を修正 した。 この修正による本論文の主 旨への影響はない。.
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