低電源電圧で動作する

(1)

2011/10/14 ＠群馬大学工学部谷本洋（北見工業大学）

低電源電圧で動作する

全差動増幅器

(2)

内容

•

低電源電圧動作を阻む要因

•

全差動増幅器とは？

•

これまでの種々のアプローチ

•

我々のアプローチ：

CMOS-INV

•

実際の設計例と評価結果

–

プロトタイプ

– CMRR

の改善

–

高利得化（カスコード

INV

）

•

展望？

(3)

低電源電圧動作を阻む要因

概要

•

プロセスの微細化（スケーリング）

–

デバイスの低耐圧化

–

デバイス特性の悪化（固有利得の低下）

•

回路トポロジーによる動作電圧の制約

–

トランジスタを縦積みできない

(4)

電源電圧低下の背景と問題点

スケーリング則に基づくデバイスの微細化

⇒より高速化，より低消費電力化その結果：

•

電源電圧の低下（ロジック用トランジスタ）

– 1.8 [email protected] μm ⇒ 1.2 V@90 n m ⇒ 1.1 V@65 nm

⇒ 0.97 V@45 nm ⇒ 0.9 V@32 nm ⇒ ???

•

固有利得の低下

–

電流あたりのg_mは増加○

–

出力抵抗r_oの低下×

–

両者の積である固有利得（g_m

r

_o）としては低下×

– 20

〜

30 [email protected] μm ⇒ 15

〜

25 dB@90n m

– ITRS2009では，2024まで固有利得>30が目標（@5L

_min）

ITRS: International Technology Roadmap for Semiconductors;半導体開発の目標

(5)

[参照]

CMOS プロセス微細化の推移

1.1 V 1.0 V

0.9 V

ITRS2010アップデート

(6)

何が困るか？

•

トランジスタを縦積みできない

– 2段積みまで⇒カスコードは不可⇒新しい回路が必要!

•

アンプの利得が取れない

–

多段構成とせざるを得ない⇒少ない段数で済む方法

?

•

同相電圧の抑圧と制御が必要

–

入力同相電圧範囲が狭まる

–

同相電圧を

V

_DD

/2

付近に保ちたい

⇒具体的な解決策は

?

これらを解決すればよい！

低電圧化の歴史と我々の提案を説明

ダイナミックレンジの減少

(7)

MOS の 2 乗特性モデル（復習）

•

遮断領域，

5

極管領域，

3

極管領域

( )

DS GS th

2 DS DS

th GS

ox

D

:

2 µ V V V 1 V V V V

L C W

I = − − < −

( )

DS GS th

2 th GS

ox

D

:

2 1 V V V V V

L C W

µ

I = − > −

（弱反転領域）

T th GS

e ,

0 :

0

_GS _th _D ₀

D

V η

V V

I I

V V

I

−

=

<

−

=

( )

W

I = − ∝

= ∂

•

トランスコンダクタンス

g

_m（

@5

極管領域）

←

V

_ODと書く

th DS

GS th

GS

DS

V V V V V

V < − ⇔ > +

(8)

MOS の 2 乗特性モデル（続き）

D D DD

out

V R I

V = −

0 0.2 0.4 0.6 0.8 1.0

遮断領域

5 極管領域

3 極管領域 V_th V_DS=V_GS–V_th

V_DD

V_in=V_GS [V]

Vout

=VDD –VDS

[V]

V_in=V_GS V_DS=V_out

V_DD R_D I_D

V out=V DS[V]

th in

out V V

V = −

|A

_v

|=g

_m

(R

_D

||r

_o

)

⇒

|A

_v

|

_max

=g

_m

r

_o

A

_v

R_D→∞

↓

固有利得

(9)

MOS の動作電流と固有利得の関係

• 5

極管領域（

2

乗特性）

D o

m V

D o

D m

1 , 1

r I g I A

r λ I

g ∝ ∝ ∴ = ∝

•

弱反転領域（指数特性）

const.

, 1

_V _m _o

D o

D

m

∝ ∝ ∴ A = g r =

I r λ

I g

| A

V

| [dB]

−

10 dB/dec.

MOS

は動作電流の小さい方が利得大

(10)

思考実験

電源電圧を下げるとどうなるか？

概要

• NMOS

差動対の動作電源電圧の下限界

•NMOS

演算増幅器を

3 V

と

1 V

で動かす場合

•

思考実験からわかること

(11)

動作電圧の下限ー NMOS 差動対

条件：全てのMOSが5極管領域で動作すること

• MOS

差動対は

V

_DD

t 1.0 V

まで動作可能

( ∆ V

_CM

=0.2 V)

仮定：

V

_GS

– V

_th

=V

_OD

=0.2 V, V

_th

= 0.4 V

V

_DS

s V

_OD

V

_DS

s V

_OD

V

_DD

V

_OD

V

_DS

s V

_OD

V

_GS

V

_BIASN

= V

_OD

+ V

_th

V

_OUT

V

_CM

GND

V

_CM

GND V

_GS

s V

_OD

+ V

_th

V

_CM

s V

_GS

+ V

_OD

=2 V

_OD

+ V

_th

2V

_OD

V

_DD

– V

_OD

≈0.4 V

≈0.8 V

V

_DD

s 3V

_OD

≈0.6 V

V

_BIASP

V

_BIASP

=V

_DD

−|V_OD

+V

_th

|

V

_DD

s V

_CM

+ ∆ V

_CM

(12)

例： V _DD =0.8 V の場合

• V

_CM

=0.8 V

⇒

0.4 V

≤

V

_out ≤

0.6 V

；

0.2 V

_p-pスイング

• V

_DDを超える同相入力も可能

しかし，

V

_DD≥

V

_CMでなければならない！

⇒

V

_DD

=1.0 V

程度が下限界

V_GS–V_th=V_OD=0.2 V,V_th=0.4 V,V_{C M}>V_GS+V_OD=0.8 V V_DD=0.8 V

0.3 V_GS

V_BIASN V_BIASP

0.2

0.2 0.2

0.9 V 0.9 V

0.5~0.6 V V_DD=0.8 V

0.2 V_GS

V_BIASN V_BIASP

0.2

0.2 0.2

0.8 V 0.8 V

0.4~0.6 V

V_DD=0.8 V

0.4 V_GS

V_BIASN V_BIASP

0.2

0.2 0.2

1.0 V

0.6 V

1.0 V

(13)

例： V _DD =1.0 V の場合

• V

_DD

=1.0 V

⇒

0.6 V ≤ V

_out

≤ 0.8 V @V

_CM

=1.0 V

•

入力も出力も最低

0.2 V

_p-pスイング可能

•

差動信号に対しては：

0.4 V ≤ V ≤ 0.8 V

；

0.4 V

V_GS–V_th=V_OD=0.2 V,V_th=0.4 V,V_{C M}>V_GS+V_OD=0.8 V V_DD=1.0 V

0.3 V_GS

V_BIASN V_BIASP

0.2

0.2 0.2

0.9 V 0.9 V

0.5~0.8 V V_DD=1.0 V

0.2 V_GS

V_BIASN V_BIASP

0.2

0.2 0.2

0.8 V 0.8 V

0.4~0.8 V

V_DD=1.0 V

0.4 V_GS

V_BIASN V_BIASP

0.2

0.2 0.2

1.0 V

0.6~0.8 V

1.0 V

(14)

まとめると MOS 差動対の最低電源電圧は

• V _th =0.4 V, V _OD =0.2 V

のとき

[V]

0 . 1

] V [ 2 . 0

∆ [V], 8

. 0 2

] V [ 0 . 1

∆

DD

CM th

OD CM

CM CM

DD

≥

∴

=

= +

≥

= +

≥

V

V V

V Q

•

もしも

V _th =0 V

ならば

[V]

6 . 0

[V]

2 . 0

∆ [V], 4

. 0 2

] V [ 6 . 0

∆

DD

CM OD

CM

CM CM

DD

≥

∴

=

≥

= +

≥

V

V V

V

V V

V

Q

(15)

差動入力 2 段アンプを 3V で動かすと？

V

_OD

V

_DD

=3.0 V

V

_OD

V

_OD

V

_OD

V

_OD

V

_GS

– V

_th

=V

_OD

=0.2 V, V

_th

= 0.4 V, V

_CM

>V

_GS

+ V

_OD

= 0.8 V V

_GS

V

_BIASN

V

_BIASN

V

_OUT

V

_CM

3.0 V

GND

3.0 V

GND 2.8 V

0.2 V V

_BIASP

V

_OD

0.8 V

一方が3極管動作

使える

(16)

1V ならどうか？

入出力の電圧範囲が重ならない⇒レベルシフトが必要

使えない

0.6V

0.2V

V

_OD

V

_DD

=1.0 V

V

_OD

V

_OD

V

_OD

V

_OD

V

_GS

– V

_th

=V

_OD

=0.2 V, V

_th

= 0.4 V, V

_CM

>V

_GS

+ V

_OD

= 0.8 V V

_GS

V

_BIASN

V

_BIASN

V

_OUT

V

_CM

1.0 V

GND

1.0 V

GND 0.8 V

0.2 V V

_BIASP

V

_OD

0.8 V

(17)

差動 2 段アンプの思考実験からの教訓

•

トポロジーを変えないで電源電圧だけ低下してもうまく行かない

–

特に，入力側で使える同相電圧

V

_CMの範囲が狭まる

– V

_CM

>V

_GS

+V

_OD

= (V

_OD

+V

_th

) +V

_OD

= 2V

_OD

+V

_th

≈ 0.8 V

Ø

• V _th

を低下する

and/or

差動対を使わない！

– V

_thを下げる：プロセス依存，基板バイアス効果の利用，

バックゲートから入力する(V_th

< 0)

–

差動対を使わない：ソース接地増幅回路の利用

⇒同相抑圧効果がないので，これを何とかする必要あり

(18)

低電源電圧化による問題点の対策

•

ダイナミックレンジの減少

–

出力電圧スイングの減少

–

雑音は減少しない

⇒少しでも出力スイングのロスを減らしたい全差動構成（スイング

2

倍）が望ましい

–

同相フィードバック

(CMFB)

の利用

•

差動対が利用できなくなる！

–

同相抑圧をどのように行うか？

⇒少しでも同相入力範囲を広くしたい

–

同相フィードフォワード

(CMFF)

の利用

(19)

全差動増幅器とは？

概要

•

差動入力かつ差動出力のアンプ

–

差動成分と同相成分への分解と合成

•

理想的な場合として

OPA

と

OTA

がある

–

実際はどちらでもない．どちらに近いかだけ．

(20)

全差動増幅器とは

•

入出力端子がそれぞれ

2

個ある

⇒それぞれ同相成分と差動成分がある

•

「差動」なので，同相信号抑圧作用がある

–

入力の同相成分は増幅せず，差動成分だけ増幅する

–

出力の同相成分を所望の値

(V

_outCM

)

に制御できる

V

_in+

V

_in–

V

_out+

V

_out_–

+

– +

– ( )

( )

^{は差動利得である．}

理想的には

1 ), (

2 0

,

DD

outCM out

out

in in

DD out

out

A p

V V V

V V

A V

V

+ + ≈

−

=

−

− +

(21)

差動成分と同相成分の意味

CM DM

2 CM DM

1

2 CM 1

2 DM 1

, , 2 2

V V

V V V

+

−

= +

=

= +

= −

•

奇対称成分と偶対称成分への分解

–

線形回路では重ねあわせが成り立つ

⇒奇対称成分と偶対称成分を別々に考えて後で加えれば便利だ

V

₁

V

_CM

V

₂

+V

_DM

–V

_DM

•

天秤が平衡（バランス）からずれている場合と同じ

ズレ＝奇対称成分，平均値＝偶対称成分

（差動成分）（同相成分）

＊

電気系ではこれがV_DM

(22)

例：差動成分と同相成分への分解

２つの入力が奇対称でなければ同相成分が発生する

↓

差動増幅器で抑圧される差動成分だけが増幅される

–0.2 0.2 0.4 0.6 0.8 1

0

v₁ v₂

v_DM

v_CM

time

0.2 0.4 0.6 0.8 1

-0.2 0

v₁ v₂

v_DM

v_CM

time

0.2 0.4 0.6 0.8 1

0

v₂

v_DM v_CM

time v₁

差を取れば2倍振れる！

(23)

簡単に全差動増幅器と言うけれど．．．

実は

2

つの異なる概念が混ざっている

•

入力の同相成分に対する利得→理想はゼロ

⇒狭義の同相抑圧：増幅しないだけ

–

差動成分は増幅する

–

同相電圧は特に制御しない

–

同相抑圧できる入力範囲（＝同相入力範囲）が大切

•

出力の同相電圧（電流）→

V _DD / 2;

⇒同相出力電圧の制御機能

–

通常，電源電圧の1/2に設定する(∴DR max.)

–

レベルシフト回路，あるいは同相FBが必要

差動対がこれ

(24)

入力の同相抑圧機能と同相入力範囲

•

同相成分が

0

付近の差動信号から

V _DD

付近の差動信号まで増幅したい

⇒広い同相入力抑圧範囲が必要

GND V

_DD

GND V

_DD

V

_CM大

V

_CM 小

V

_CM

≈ V

_DD

/2 V

_CM

≈ V

_DD

/2 +

− +

−

(25)

出力同相電圧の制御機能 (1/2)

•

入力側の同相成分抑圧能力があるだけでは出力側の同相電圧が決められない

–

出力同相電圧は負帰還を掛ければ入力に依存して自動的に定まるが，

任意の値に設定することができない

⇒出力

DR

の減少

+

− +

−

V

_CM 過大

GND V

_DD

これでは困る！

V

_CM 過小

(26)

R

+ –

A

_DD

V

_i

+

V –

_i

R

_S

R

_S

R

F

V

_CM

V

_out₋

=V

_CM

V

_out₊

=V

_CM

出力同相電圧の制御機能 (2/2)

同相利得をゼロに近づけるだけでは不十分

• A

_CC

=0

の理想的差動アンプではだめか？

–

同相入力だけでは

V

_i

=0

なので，

V

_outCM

=V

_CMとなり制御できない

–

差動対は同相利得が小さいので，そのまま負帰還をかけても出

力同相電圧は制御できない！

•

出力の同相電圧が制御できることが必須

(27)

同相入力のためのレベルシフト

• DR

上，入出力の同相電圧は

V

_DD

/2

が望ましい

•

アンプの入力側同相電圧が

V

_DD

/2

でなければ，レベルシフトが必要⇒レベルシフト量は入力の同相成分に依存

+ –

A

_DD

V

_i

+

– V

_i

R

_S

R

_S

R

_F

V

_inDM

/2

V

_inDM

/2 V

_outCM

=V

_inCM

⇒ V

_DD

/2

I

_CM

V

_inCM

V

_DD

/2

V

_DD

/2 –V

_inCM

R

_S

I

_CM

=

入力に応じて変化させる必要あり

(28)

同相負帰還 ―

入力同相成分に依存しないために

•

出力の同相電圧を検出して入力側に帰還する必要がある⇒同相負帰還ループの利用

V

_out_–

+ – +

–

+ –

V

_CMref

V

_CMout

V

_out₊

V

_in_–

V

_in₊

½

となるように制御する

CMref out

CMout out

2 V V

V = V

⁺

+

⁻

→

同相帰還の概念図

(29)

OPA/OTA に要求される直流特性

•

大きな差動利得

(OPA)

，一定の

G _m (OTA)

– Gm

が大きければ，通常は

OTA ≈ OPA

と看做せる

•

小さい

R _out (OPA)

，大きな

R _out (OTA)

•

広い同相入力抑圧範囲

•

同相出力電圧の制御

(OTA)

•

良好な線形性

(OTA)

言わずもがな．．．のもの

•

低電源電圧動作

•

低消費電力

(30)

同相入力範囲の拡大策

低

V _DD

では

MOS

がオンになるまでが問題

•

デバイス的対策：

V _th

を下げる

– V

_thの制御：イオン打ち込み：コスト上昇

! –

基板バイアス効果の利用：

V

_BS

>0

とする

•

回路的対策

–

差動対を使う

–

差動対を使わない

–

差動対を使わない：

ソース接地増幅回路の利用，バックゲート入力

NMOS段とPMOS段を並列する,

バックゲート入力

(31)

OPA 低電圧化の歴史

概要

•

始まりは低消費電力化

•

デバイスの工夫で頑張る

•

差動対を使って頑張る：V_DD

=1.2 VくらいまでO.K.

– 同相入力範囲の拡大

– V_thを下げる，バックゲート入力etc.

•

差動対を使わずに頑張る：

V

_DD

=0.5 V

くらいまで

O.K.

– 同相抑圧をどう実現するか，利得を稼ぐ方法

(32)

谷本の卒論（ 1975 年）

超低電力レベル

MOS

型電界効果トランジスタ基本特性の検討

•

回路の消費エネルギーは

– E

を減らすには

v(t), i(t), T

のどれかまたは全部を低減桁で減らせるのは

i(t)

だけ

–

じつは，

1972

年頃，

J. Meindl

が同じ事を言っていた：

インバータはV_thを下げれば，V_DD

≈ 8kT/q=0.2 Vまで動作する

• 10 ⁻ ¹² A

のレベルまで

MOS

の特性を測った

– I

_D∝exp(V_GS

)

の領域があることを発見した（と思った）

⇒実は知られており，モデルも提案されていた

!

t t i t v

E

^T

( ) ( ) d

∫

0

=

(33)

先駆的な研究

• J. Meindl

：マイクロパワー回路を提唱

–

弱反転領域での回路動作を検討（1972年ころ）

–

弱反転領域のモデル検討，CMOSインバータ試作

– V

_thを下げればインバータは

8V

_T

≈ 0.2 V

まで動作する

• E. Vittoz

：弱反転領域動作する回路を追求

–

クゥオーツ腕時計用の発振回路など開発（1977年ころ）

–

各種のアナログ回路を弱反転領域動作で開発

–

弱反転から強反転まで扱える

EKV

モデルを開発

•

増原利明：

MOS

の精密なモデル提案

–

弱反転から強反転まで扱えるモデルの提案（1974年ころ）

(34)

弱反転領域動作 ?

• 1970

年代には弱反転動作で低電圧・低消費

電力回路の構成が可能だと分っていた

•

弱反転動作の問題点

–

低電流動作⇒遅い：

f

_T

≈µ V

_DSsat

/(2 π L

²

)

–

ミスマッチ大きい⇒

∆ I

_D

/I

_D

= ∆ V

_th

/( η V

_T

)

；強反転の約

3

倍

–

温度係数が大きい⇒強反転の約6倍

•

まじめに取り扱われていなかった

–

微細デバイス：

f

_T

= µ V

_DSsat

/(2 π L

²

) ≈ 4 GHz! for L=0.1 µ m*

–

省エネの観点からも，今後は研究を推進すべき

•

本講演では

2

乗特性（強反転）動作を前提

*) E.Vittoz, CCCD Workshop 2003.

(35)

ちょっと前の話し (1993 年⇒ 2011 年）

電気学会全国大会でのシンポジウム：

3.3V

時代のバイポーラアナログ回路はどうあるべきか？

「バイポーラアナログ回路と低電圧化」（東芝谷本）

–

バイポーラトランジスタ全盛

– MOSアナログはSCFが少しあっただけ

•

その後，急速に標準的な

LSI

の電源電圧が低下した：

3.3 V

⇒

2.7 V ⇒ 1.8 V

⇒

1.0 V

(36)

差動対を使う場合

概要

• Rail-to-rail OPA

• NMOS

入力段と

PMOS

入力段の併用

•

バックゲートからの入力

(37)

NMOS 差動対の場合（ @1V ）

V

_OD

V

_DD

=1.0 V

V

_OD

V

_OD

V

_OD

V

_OD

V

_GS

– V

_th

=V

_OD

=0.2 V, V

_th

= 0.4 V, V

_{C M}

>V

_GS

+ V

_OD

= 0.8 V V

_GS

V

_BIASN

V

_BIASN

V

_OUT

V

_CM

1.0 V

GND

1.0 V

GND 0.8 V

0.2 V V

_BIASP

V

_OD

0.8 V

使えない

0.6V

0.2V

(38)

PMOS 差動対の場合（ @1V ）

V

^OD

V

^DD

=1.0 V V

^OD

V

^OD

V

^OD

V

^OD

V

^GS

– V

^th

=V

^OD

=0.2 V, V

^th

= 0.4 V, V

^{C M}

>V

^GS

+ V

^OD

= 0.8 V

V

^GS

V

^BIASN

V

^BIASN

V

^OUT

V

^CM

1.0 V GND

0.8 V 0.2 V

V

^BIASP

V

^OD

0.8 V

使えない

0.6V 0.2V

0.2V

3 一方が極管動作

1.0 V

0.2 V GND

V

_DD

t 2(2V

_OD

+V

_th

)

≈

1.6 V

なら常にどちらかが動作する！

(39)

NMOS と PMOS で分担

• NMOS

と

PMOS

の差動対を組み合わせる

–

下駄が高い

(V

_CM

>V

_th

+2V

_OD

≈0.8 V)

⇒ V

_DD

d 1.6 Vではデッドゾーンが発生する

V_CM

V_DD

V_CM sV_OD

sV_OD

(40)

NPN 段と PNP 段を両方使う（元のアイデア）

• NPN

と

PNP

の差動対を並列接続

– NPN: V

_BE〜

V

_CC

– PNP: 0〜(V

_CC

– V

_BE

)

– V

_inCM

=0.2 V~V

_CC

–0.2 V

⇒通称：

Rail-to-rail

•

改良：

G _m

の一定化

–

どちらかが死ぬと

G

_m低下

– PNP

と

NPN

のテール電流

の和を一定にする

≈ 0.2 V

USP 4,532,479 (Feb. 1983); R. A. Blauschild (Signetics)

(41)

Rail-to-rail OPA の CMOS 版 (1/2)

M₇

M₉

V

_IN

M₁₃

I₃ M₄

M₁ M₃ M₂

I₁

M₁₁

V₅

M₅ V₁₀ V₇

R_L

M₁₀ M₆

V

_SS

I₈ I₇

M₈

V

_DD

V

_OUT

6X

V =V +V V_OD

V_OD

V

_IN

=0付近のテール電流を減らす

(42)

Rail-to-rail OPA の CMOS 版 (2/2)

•

同相入力範囲を

NMOS

と

PMOS

で分担

–

電源電圧は1.6 V程度まで：V_DD

t 2(V

_OD

+V

_th

) ≈ 1.6 V –

スイッチで切り換えて，G_mを略一定値に保つ

•

基本的に

1

段増幅器

–

折り返しカスコードのプッシュプル（利得増大の意図）

– NMOSをカスコードにすると，PMOSもカスコード化しないと

意味がない ⇒ 出力スイング

=V

_DD

− 4V

_OD（

≈0.8 V

の損）

Ø

差動対を使う限り

1 V

の壁は越え難い

⇒

V _th

を低減するしかない

(43)

バックゲートから入力する（ JFET 動作）

V

_BSでチャネルの空乏層を制御する

⇒JFETとして動作させる：V_th

<0

(44)

差動対のバックゲートから入力 (V _DD =1 V)

出典：B.J.Blalock, P.E.Allen, G.A.Rincon-Mora, IEEE TCAS-II, Vol.45, No.7, pp.769-779, Jyly 1998.

低電圧

CM

(45)

低電圧動作カレントミラー

•

カレントミラーも低電圧用を使用

V =V –V V_GS V_DS

V_DD

V_GS V_DS

V_DD

寄生ラテラルpnp

(46)

バックゲート入力 OPA の特性

56.2 dB(simulation) CMRR

1.6 V/ μs SR ↓

0.7 V/ μs SR ↑

–0.475~+0.450 V

同相入力範囲

–0.475~+0.491 V

出力スイング

57 ° ϕ

_M

1.3 MHz f

_unity-gain

48.4 dB@V

_CM

=0.5 V

直流利得

278 μA

消費電流

± 0.5 V (1 V)

電源電圧

実測値項目

(47)

同相入力範囲拡大の努力の例

•

レベルシフトに

DMOS

を使う←掟破り！

•

入力段はボディ入力の

PMOS

差動対

⇒

0.9 V

で動作（

V _DD

側で詰まる）

出力段へ

A

_dc

=70~79 dB f

_T

=5.6 kHz

26dB<CMRR<59dB

@V

_DD

=0.9 V

(48)

全体の回路

出典：T.Stockstad, H.Yoshizawa; IEEE JSSC, Vol.37, No.3, Mar. 2002

出力段へ

AB

級出力段

(49)

差動対を使わない場合

概要

•

差動対の代わりに何を使うか

?

•

同相抑圧をどのように実現するか

?

• Vth

の低減：基板バイアス効果

(50)

差動対の代わりに何を使うか

•

ドレイン接地（×）

–

出力スイング減少，利得小（

≈ 1

）

•

ゲート接地（×）

–

入力インピーダンス小さい（

≈1/ g

_m），3段積み

•

ソース接地（◎）

–

電流源負荷：利得大（

≈ g

_m

r

_O ），出力インピーダンス大（

≈ r

_O）

V_DD

V_OD

V_OD V_BIAS

V_out V_in

V_DD

V_OD

V_OD V_BIAS

V_out<V_DD–(V_OD+V_th) V_in<V_DD

V_DD

V_OD

V_OD V_BIAS1

V_out

V_in V_BIAS2

V_BIAS3 V_OD

C

Ｄ

CG CS

(51)

ソース接地増幅段の動作電圧

NMOS

に

PMOS

電流源負荷の場合を考える

•

入力側

V _th

以下ではオンにならない

– MOS: V

_th

≈ 0.4 V（DMOSならV

_thを負にもできるが…）

– BJT: V

_BE

≈ 0.7 V

•

出力側動作領域が正しいか

– MOS: V

_DS

>V

_OD

≈ 0.2 V

（

3

極管領域付近）

– BJT: V

_CEsat

≈ 0.2 V（飽和しかかり）

•

結局，理論的最低電源電圧は

– MOS: V

_DD

> V

_th

+V

_OD

≈ 0.6 V

V

_th

=0

の

DMOS

なら

V

_DD

> 0.4 V

くらい

V_DD V_OD

V V_BIAS

V_out V_in

(52)

同相抑圧の手法（ JSSC’03[1] ）

•

同相信号を差動信号と対称に扱う

CMFF(common- mode feedforward)

•

電源電圧±

1.65 V

⇒ もっと下げられる

(0.5V)!!

• 1

段増幅

(0.5 µm)

⇒ 微細

MOS

では利得小⇒要多段化

•

出力側の同相電圧を自分で決められない⇒要

CMFB

全差動化

Ö

[1] A.N. Mohieldin, E.Sanchez-Sinencio, J.Silva-Martinez, ” A Fully Balanced Pseudo-Differential OTA With Common-Mode Feedforward and Inherent Common-Mode Feedback Detector,”IEEE JSSC, Vol.38, No.4, pp.663-668, Apr. 2003.

従来回路(Rezzi,1995)

同相のみ検出

(53)

CMFF/CMFB の手法

•

複数段使うときは後段の

V _X

を前段に帰還できる

(54)

0.9 V 動作全差動 OTA ^（ ISSCC’04[2] ）

Balanced OTA

Common-mode rejection without using differential pairs

IA

IB V1=

1/2 Vin +Vcm

IA

IB V2=

-1/2 Vin + Vcm

AmpA

AmpB

in m B

in m A

V G I

21 12

−

=

In1Gm

In2

Out1 Out2

In2 In1

Out2 Out1

Gm Gm Gm

Gm GmGm

Gm

[2] T.Ueno, T.Itakura, “A 0.9V 1.5mW Continuous-Time ΔΣModulator for W-CDMA,”

–IN +IN

+OUT –OUT

よ〜く見ると

…

我々の提案↑と同じ

!

• CMOS

インバータではなく，

A

級インバータを使っている

• F/F

で同相除去

(55)

続き：同相出力の制御

R

R Gmc

Gm

Gm G_m

G

m

G

m

G

m

G

m

•

同相出力の制御に

Nauta's OTA

の同相抑圧部分の構造を利用

–

同相に対して

1/G

_m，差動に対して∞のインピーダンスを示す

–

同相入力電流を

G

が吸収する

⇔

(56)

同相抑圧の原理 (Nauta's OTA ）

1/g_m

g_m g_m

1/g_m

g_m g_m

I_CM I_CM

1/g_m

g_m g_m

I_DM I_DM

⇐開放

⇐1/g_m

差動信号：

同相信号：

負荷が対称（同相）

インバータだけで構成

(57)

0.5 V 動作 OTA （ ISSCC’05[3] ）

•

差動対は

NG

•

擬似差動

OTA

–

基本はRezziと同じ

•

同相抑圧

(F/F)

– 1/g

_mの抵抗性負荷

•

利得増大

–

負性抵抗，

2

段化

•

基板バイアス効果の利用で

V

_th↓

•

入力同相電圧

≠出力同相電圧

結局

0.95 V

必要

! 0.5 V

で動く

!

(58)

V _th を下げる：基板バイアス効果の利用

出典：S. Chatterjee et al., Analog Circuit Design Techniques at 0.5V, Chapt.1, p.12, Springer, 2007

0.18μmプロセスのPMOSの例 (W/L=285μ

m

/0.72μ

m

)

V

_BS

=0.3V

で

0.2V

低下

(

^F ^F ^BS

)

0 T

T

V γ 2 Φ 2 Φ V

V = − − −

2 / 1 T0

= 0 . 4 V, γ = 0 . 6 V V

V_BS G

D S

(59)

0.5 V OTA input stage

0.5 V 動作 OTA ーつづき

CMFF

差動負荷同相負荷

差動負荷の打ち消し

出力同相電圧の設定

(60)

利得を稼ぐため 2 段構成にする

• Common-mode output of first stage is 0.4 V

• 55 dB gain, 15 MHz GBW, 60

^º

PM for diff 10pF load

0.25 V

0.4 V 0.4 V

[3] S.Chatterjee, Y.Tsividis, P.Kinget, “A 0.5 V Filter with PLL-Based Tuning in 0.18 µm CMOS,” ISSCC2005, 2005

⇒27 dB/stageの低利得

(61)

2 段 OTA 全体の構成

(62)

同相出力電圧の制御

0.5 V

0.4 V

0.5 V

R_b = 2/3 • R_i||R_f

0.25 V 0.25 V

•

同相入力電圧が変化しないので，抵抗で設定する．

[3] S.Chatterjee, Y.Tsividis, P.Kinget, “A 0.5 V Filter with PLL-Based Tuning in 0.18 µm CMOS,” ISSCC2005, 2005

2

段構成の

OTA

(63)

我々のアプローチ：

CMOS インバータ

概要

• CMOS

インバータベース

– インバータだけで全差動増幅器が構成できればよい

•

同相抑圧法

– Nauta法，FF法；同相成分を検出する方法としない方法

•

出力の同相電圧制御法

– CMFB法

• CMFF

法と

CMFB

法の縦続で利得を稼ぐ

– 初段と出力段の動作条件を再考する

•

種々の変形と発展

(64)

電源電圧を制約する要因再論

•

デバイスをオンにする最低電圧

– BJT: V

_BE

≈ 0.7 V,

– MOS: V

_TH

≈ 0.4 V

（

DMOS

なら

V

_THを負にもできる）

•

デバイスが（飽和／

3

極管）領域に入らない

– BJT: V

_CEsat

≈ 0.2 V, – MOS: V

_DS

>V

_OD

≈ 0.2 V

•

オン電圧の方が大きい⇒これを攻める

– BJT: V

_{BE (on)}は殆ど変えられないし，普通

V

_thより大きい×

– MOS: V

_thは変えられる

○

プロセス的手法：

Depletion

型

MOS

の導入（現実的でない）

回路的手法：基板バイアス効果の利用

•

縦積み段数を

2

段に抑える⇒インバータの採用

(65)

ソース接地増幅段再論ーインバータの利点

V

_DD

V

_out

V

_in

(a) (b) (c)

V

_DD

V

_BIAS

V

_out

V

_in

V

_DD

V

_out

V

_in

I

_Q

•

利点

–

電流効率がよい

⇒電圧利得が大きい

–

入力電圧範囲が広い

oN mN

r g

A

_v

= − A

_v

= − g

mN

( r

oN

|| r

oP

) A

_v

= − ( g

mN

+ g

mN

)( r

oN

|| r

oP

)

•

問題点

–

動作電流がバラつき易い

（

2

乗特性の

AB

級動作）

(66)

低電源電圧の出力段はどうする？

•

プッシュプルのソースフォロワ（

AB

級）は

NG

⇒プッシュプルのソース接地（

AB

級）しかない

–

出力抵抗が大きいのは仕方がない（帰還を掛けて低下）

V_OD

V_DDt2(V_th+V_OD)≈1.2 V

V_OD V_GS

V_out V_in

I_Q

I_Q V_GS

V_DD

GND

V_DDt(V_th+V_OD)≈0.6 V

V_out≈(V_DD–1.2) [V_p-p] V_out≈(V_DD–0.4) [V_p-p] r_out≈r_O/2

r_out≈2/g_m

V_in V_out

V_out V_in V_out

I_Q I₁ I_Q–I₁

I_Q–I₁

N(I_Q–I₁)

N M MI₁

V_DD

GND V_out≈(V_DD–0.4) [V_p-p]

r_out≈r_O/2

V_DDt (V_th+2V_OD)≈0.8 V 1980年頃には使っていた 1960年代から使っていた

BJTの焼き直し

(67)

1V 以下で動作する OPA の望ましい構成

•

高スイング化⇒全差動構成

•

高利得化⇒

2

段構成

–

初段：同相抑圧機能を持つソース接地アンプ

• 同相入力範囲拡大のため，ソース接地push-pullアンプ(インバータ）使用

• 同相抑圧機能はCMFF（CMFBでもよい）

–

出力段：出力同相電圧の制御可能なソース接地アンプ

• 同相帰還(CMFB)を持つソース接地push-pullアンプ(インバータ）使用

• 出力同相電圧はV_DD/2付近なら，可変の必要は少ない

V

_out

V

_in

どうせなら，全部インバータで作りたい！

(68)

インバータで全差動アンプを作るには

•

同相利得を低く抑える方法（同相抑圧法）？

– NautaのOTAの利用

• 同相成分に対してだけ低インピーダンスの負荷を付ける

–

フィードフォワード(FF)の利用

• 入力の同相成分を検出する

⇒それを逆相でフィードフォワードして打ち消す

• 入力の同相成分を検出しない

⇒それを逆相でフィードフォワードして打ち消す

G

m di

CMi

V V +

di CMi

V V −

G

m

インバータを

2

個並べただけでは同相抑圧作用がない！出力側で差動成分だけが増幅されるようにしたい！

低電源電圧で動作する

2011/10/14 ＠群馬大学工学部 谷本 洋（北見工業大学）