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低電源電圧で動作する

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Academic year: 2021

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(1)

2011/10/14 @群馬大学工学部 谷本 洋(北見工業大学)

低電源電圧で動作する

全差動増幅器

(2)

内 容

低電源電圧動作を阻む要因

全差動増幅器とは?

これまでの種々のアプローチ

我々のアプローチ:

CMOS-INV

実際の設計例と評価結果

プロトタイプ

– CMRR

の改善

高利得化(カスコード

INV

展望?

(3)

低電源電圧動作を阻む要因

概 要

プロセスの微細化(スケーリング)

デバイスの低耐圧化

デバイス特性の悪化(固有利得の低下)

回路トポロジーによる動作電圧の制約

トランジスタを縦積みできない

(4)

電源電圧低下の背景と問題点

スケーリング則に基づくデバイスの微細化

⇒より高速化,より低消費電力化 その結果:

電源電圧の低下(ロジック用トランジスタ)

– 1.8 V@0.18 μm ⇒ 1.2 V@90 n m ⇒ 1.1 V@65 nm

⇒ 0.97 V@45 nm ⇒ 0.9 V@32 nm ⇒ ???

固有利得の低下

電流あたりのgmは増加○

出力抵抗roの低下×

両者の積である固有利得(gm

r

o)としては低下×

– 20

30 dB@0.18 μm ⇒ 15

25 dB@90n m

– ITRS2009では,2024まで固有利得>30が目標(@5L

min

ITRS: International Technology Roadmap for Semiconductors;半導体開発の目標

(5)

[参照]

CMOS プロセス微細化の推移

1.1 V 1.0 V

0.9 V

ITRS2010アップデート

(6)

何が困るか?

トランジスタを縦積みできない

– 2段積みまで⇒カスコードは不可⇒新しい回路が必要!

アンプの利得が取れない

多段構成とせざるを得ない⇒少ない段数で済む方法

?

同相電圧の抑圧と制御が必要

入力同相電圧範囲が狭まる

同相電圧を

V

DD

/2

付近に保ちたい

⇒具体的な解決策は

?

これらを解決すればよい!

低電圧化の歴史と我々の提案を説明

ダイナミックレンジの減少

(7)

MOS の 2 乗特性モデル(復習)

遮断領域,

5

極管領域,

3

極管領域

( )

DS GS th

2 DS DS

th GS

ox

D

:

2

µ V V V 1 V V V V

L C W

I = − − < −

( )

DS GS th

2 th GS

ox

D

:

2

1 V V V V V

L C W

µ

I = − > −

(弱反転領域)

T th GS

e ,

0 :

0

GS th D 0

D

V η

V V

I I

V V

I

=

<

=

( )

W

I = − ∝

= ∂

トランスコンダクタンス

g

m

@5

極管領域)

V

ODと書く

th DS

GS th

GS

DS

V V V V V

V < − ⇔ > +

(8)

MOS の 2 乗特性モデル(続き)

D D DD

out

V R I

V = −

0 0.2 0.4 0.6 0.8 1.0

0 0.2 0.4 0.6 0.8 1.0

遮断領域

5 極管領域

3 極管領域 Vth VDS=VGS–Vth

VDD

Vin=VGS [V]

Vout

=VDD VDS

[V]

Vin=VGS VDS=Vout

VDD RD ID

V out=V DS[V]

th in

out V V

V = −

|A

v

|=g

m

(R

D

||r

o

)

|A

v

|

max

=g

m

r

o

A

v

RD→∞

固有利得

(9)

MOS の動作電流と固有利得の関係

• 5

極管領域(

2

乗特性)

D o

m V

D o

D m

1 , 1

r I g I A

r λ I

g ∝ ∝ ∴ = ∝

弱反転領域(指数特性)

const.

, 1

V m o

D o

D

m

∝ ∝ ∴ A = g r =

I r λ

I g

| A

V

| [dB]

10 dB/dec.

MOS

は動作電流の 小さい方が利得大

(10)

思考実験

電源電圧を下げるとどうなるか?

• NMOS

差動対の動作電源電圧の下限界

•NMOS

演算増幅器を

3 V

1 V

で動かす場合

思考実験からわかること

(11)

動作電圧の下限 ー NMOS 差動対

条件: 全てのMOSが5極管領域で動作すること

• MOS

差動対は

V

DD

t 1.0 V

まで動作可能

( ∆ V

CM

=0.2 V)

仮定:

V

GS

V

th

=V

OD

=0.2 V, V

th

= 0.4 V

V

DS

s V

OD

V

DS

s V

OD

V

DD

V

OD

V

DS

s V

OD

V

GS

V

BIASN

= V

OD

+ V

th

V

OUT

V

CM

GND

V

CM

GND V

GS

s V

OD

+ V

th

V

CM

s V

GS

+ V

OD

=2 V

OD

+ V

th

2V

OD

V

DD

V

OD

≈0.4 V

≈0.8 V

V

DD

s 3V

OD

≈0.6 V

V

BIASP

V

BIASP

=V

DD

−|VOD

+V

th

|

V

DD

s V

CM

+ ∆ V

CM

(12)

例: V DD =0.8 V の場合

V

CM

=0.8 V

0.4 V

V

out

0.6 V

0.2 V

p-pスイング

V

DDを超える同相入力も可能

しかし,

V

DD

V

CMでなければならない!

V

DD

=1.0 V

程度が下限界

VGSVth=VOD=0.2 V,Vth=0.4 V,VC M>VGS+VOD=0.8 V VDD=0.8 V

0.3 VGS

VBIASN VBIASP

0.2

0.2 0.2

0.9 V 0.9 V

0.5~0.6 V VDD=0.8 V

0.2 VGS

VBIASN VBIASP

0.2

0.2 0.2

0.8 V 0.8 V

0.4~0.6 V

VDD=0.8 V

0.4 VGS

VBIASN VBIASP

0.2

0.2 0.2

1.0 V

0.6 V

1.0 V

(13)

例: V DD =1.0 V の場合

V

DD

=1.0 V

0.6 V ≤ V

out

≤ 0.8 V @V

CM

=1.0 V

入力も出力も最低

0.2 V

p-pスイング可能

差動信号に対しては:

0.4 V ≤ V ≤ 0.8 V

0.4 V

VGSVth=VOD=0.2 V,Vth=0.4 V,VC M>VGS+VOD=0.8 V VDD=1.0 V

0.3 VGS

VBIASN VBIASP

0.2

0.2 0.2

0.9 V 0.9 V

0.5~0.8 V VDD=1.0 V

0.2 VGS

VBIASN VBIASP

0.2

0.2 0.2

0.8 V 0.8 V

0.4~0.8 V

VDD=1.0 V

0.4 VGS

VBIASN VBIASP

0.2

0.2 0.2

1.0 V

0.6~0.8 V

1.0 V

(14)

まとめると MOS 差動対の最低電源電圧は

V th =0.4 V, V OD =0.2 V

のとき

[V]

0 . 1

] V [ 2 . 0

∆ [V], 8

. 0 2

] V [ 0 . 1

DD

CM th

OD CM

CM CM

DD

=

= +

= +

V

V V

V V

V V

V Q

もしも

V th =0 V

ならば

[V]

6 . 0

[V]

2 . 0

∆ [V], 4

. 0 2

] V [ 6 . 0

DD

CM OD

CM

CM CM

DD

=

=

= +

V

V V

V

V V

V

Q

(15)

差動入力 2 段アンプを 3V で動かすと?

V

OD

V

DD

=3.0 V

V

OD

V

OD

V

OD

V

OD

V

GS

V

th

=V

OD

=0.2 V, V

th

= 0.4 V, V

CM

>V

GS

+ V

OD

= 0.8 V V

GS

V

BIASN

V

BIASN

V

OUT

V

CM

3.0 V

GND

3.0 V

GND 2.8 V

0.2 V V

BIASP

V

OD

0.8 V

一方が3極管動作

使える

(16)

1V ならどうか?

入出力の電圧範囲が重ならない⇒レベルシフトが必要

使えない

0.6V

0.2V

0.2V

一方が3極管動作

V

OD

V

DD

=1.0 V

V

OD

V

OD

V

OD

V

OD

V

GS

V

th

=V

OD

=0.2 V, V

th

= 0.4 V, V

CM

>V

GS

+ V

OD

= 0.8 V V

GS

V

BIASN

V

BIASN

V

OUT

V

CM

1.0 V

GND

1.0 V

GND 0.8 V

0.2 V V

BIASP

V

OD

0.8 V

(17)

差動 2 段アンプの思考実験からの教訓

トポロジーを変えないで電源電圧だけ低下し てもうまく行かない

特に,入力側で使える同相電圧

V

CMの範囲が狭まる

V

CM

>V

GS

+V

OD

= (V

OD

+V

th

) +V

OD

= 2V

OD

+V

th

≈ 0.8 V

Ø

V th

を低下する

and/or

差動対を使わない!

V

thを下げる:プロセス依存,基板バイアス効果の利用,

バックゲートから入力する(Vth

< 0)

差動対を使わない:ソース接地増幅回路の利用

⇒同相抑圧効果がないので,これを何とかする必要あり

(18)

低電源電圧化による問題点の対策

ダイナミックレンジの減少

出力電圧スイングの減少

雑音は減少しない

⇒少しでも出力スイングのロスを減らしたい 全差動構成(スイング

2

倍)が望ましい

同相フィードバック

(CMFB)

の利用

差動対が利用できなくなる!

同相抑圧をどのように行うか?

⇒少しでも同相入力範囲を広くしたい

同相フィードフォワード

(CMFF)

の利用

(19)

全差動増幅器とは?

差動入力かつ差動出力のアンプ

差動成分と同相成分への分解と合成

理想的な場合として

OPA

OTA

がある

実際はどちらでもない.どちらに近いかだけ.

(20)

全差動増幅器とは

入出力端子がそれぞれ

2

個ある

⇒それぞれ同相成分と差動成分がある

「差動」なので,同相信号抑圧作用がある

入力の同相成分は増幅せず,差動成分だけ増幅する

出力の同相成分を所望の値

(V

outCM

)

に制御できる

V

in+

V

in–

V

out+

V

out

+

– +

– ( )

( )

は差動利得である.

理想的には

1

), (

2 0

,

DD

outCM out

out

in in

DD out

out

A p

V V V

V V

A V

V

+ + ≈

=

+

+

+

(21)

差動成分と同相成分の意味

CM DM

2 CM DM

1

2 CM 1

2 DM 1

, , 2 2

V V

V V

V V

V V V

V V V

+

= +

=

= +

= −

奇対称成分と偶対称成分への分解

線形回路では重ねあわせが成り立つ

⇒奇対称成分と偶対称成分を別々に考えて 後で加えれば便利だ

V

1

V

CM

V

2

+V

DM

–V

DM

天秤が平衡(バランス)からずれ ている場合と同じ

ズレ=奇対称成分,平均値=偶対称成分

(差動成分) (同相成分)

電気系では これがVDM

(22)

例:差動成分と同相成分への分解

2つの入力が奇対称でなければ 同相成分が発生する

差動増幅器で抑圧される 差動成分だけが増幅される

–0.2 0.2 0.4 0.6 0.8 1

0

v1 v2

vDM

vCM

time

0.2 0.4 0.6 0.8 1

-0.2 0

v1 v2

vDM

vCM

time

0.2 0.4 0.6 0.8 1

0

v2

vDM vCM

time v1

差を取れば2倍振れる!

(23)

簡単に全差動増幅器と言うけれど...

実は

2

つの異なる概念が混ざっている

入力の同相成分に対する利得→理想はゼロ

⇒狭義の同相抑圧:増幅しないだけ

差動成分は増幅する

同相電圧は特に制御しない

同相抑圧できる入力範囲(=同相入力範囲)が大切

出力の同相電圧(電流)→

V DD / 2;

⇒同相出力電圧の制御機能

通常,電源電圧の1/2に設定する(∴DR max.)

レベルシフト回路,あるいは同相FBが必要

差動対がこれ

(24)

入力の同相抑圧機能と同相入力範囲

同相成分が

0

付近の差動信号から

V DD

付近 の差動信号まで増幅したい

⇒広い同相入力抑圧範囲が必要

GND V

DD

GND V

DD

V

CM

V

CM

V

CM

≈ V

DD

/2 V

CM

≈ V

DD

/2 +

− +

(25)

出力同相電圧の制御機能 (1/2)

入力側の同相成分抑圧能力があるだけでは 出力側の同相電圧が決められない

出力同相電圧は負帰還を掛ければ 入力に依存して自動的に定まるが,

任意の値に設定することができない

⇒出力

DR

の減少

+

− +

V

CM 過大

GND V

DD

これでは困る!

V

CM 過小

(26)

R

+ –

A

DD

V

i

+

V

i

R

S

R

S

R

F

V

CM

V

out

=V

CM

V

out+

=V

CM

出力同相電圧の制御機能 (2/2)

同相利得をゼロに近づけるだけでは不十分

A

CC

=0

の理想的差動アンプではだめか?

同相入力だけでは

V

i

=0

なので,

V

outCM

=V

CMとなり制御できない

差動対は同相利得が小さいので,そのまま負帰還をかけても出

力同相電圧は制御できない!

出力の同相電圧が制御できることが必須

(27)

同相入力のためのレベルシフト

• DR

上,入出力の同相電圧は

V

DD

/2

が望ましい

アンプの入力側同相電圧が

V

DD

/2

でなければ,レベルシ フトが必要⇒レベルシフト量は入力の同相成分に依存

+ –

A

DD

V

i

+

V

i

R

S

R

S

R

F

V

inDM

/2

V

inDM

/2 V

outCM

=V

inCM

V

DD

/2

I

CM

V

inCM

V

DD

/2

V

DD

/2 –V

inCM

R

S

I

CM

=

入力に応じて変化させる必要あり

(28)

同相負帰還 ―

入力同相成分に依存しないために

出力の同相電圧を検出して入力側に帰還す る必要がある⇒同相負帰還ループの利用

V

out

+ – +

+ –

V

CMref

V

CMout

V

out+

V

in

V

in+

½

となるように制御する

CMref out

CMout out

2 V V

V = V

+

+

同相帰還の概念図

(29)

OPA/OTA に要求される直流特性

大きな差動利得

(OPA)

,一定の

G m (OTA)

– Gm

が大きければ,通常は

OTA ≈ OPA

と看做せる

小さい

R out (OPA)

,大きな

R out (OTA)

広い同相入力抑圧範囲

同相出力電圧の制御

(OTA)

良好な線形性

(OTA)

言わずもがな...のもの

低電源電圧動作

低消費電力

(30)

同相入力範囲の拡大策

V DD

では

MOS

がオンになるまでが問題

デバイス的対策:

V th

を下げる

V

thの制御:イオン打ち込み:コスト上昇

! –

基板バイアス効果の利用:

V

BS

>0

とする

回路的対策

差動対を使う

差動対を使わない

差動対を使わない:

ソース接地増幅回路の利用,バックゲート入力

NMOS段とPMOS段を並列する,

バックゲート入力

(31)

OPA 低電圧化の歴史

始まりは低消費電力化

デバイスの工夫で頑張る

差動対を使って頑張る:VDD

=1.2 VくらいまでO.K.

同相入力範囲の拡大

Vthを下げる,バックゲート入力etc.

差動対を使わずに頑張る:

V

DD

=0.5 V

くらいまで

O.K.

同相抑圧をどう実現するか,利得を稼ぐ方法

(32)

谷本の卒論( 1975 年)

超低電力レベル

MOS

型電界効果トランジスタ 基本特性の検討

回路の消費エネルギーは

E

を減らすには

v(t), i(t), T

のどれかまたは全部を低減 桁で減らせるのは

i(t)

だけ

じつは,

1972

年頃,

J. Meindl

が同じ事を言っていた:

インバータはVthを下げれば,VDD

≈ 8kT/q=0.2 Vまで動作する

• 10 12 A

のレベルまで

MOS

の特性を測った

I

D∝exp(VGS

)

の領域があることを発見した(と思った)

⇒実は知られており,モデルも提案されていた

!

t t i t v

E

T

( ) ( ) d

0

=

(33)

先駆的な研究

• J. Meindl

:マイクロパワー回路を提唱

弱反転領域での回路動作を検討(1972年ころ)

弱反転領域のモデル検討,CMOSインバータ試作

V

thを下げればインバータは

8V

T

≈ 0.2 V

まで動作する

• E. Vittoz

:弱反転領域動作する回路を追求

クゥオーツ腕時計用の発振回路など開発(1977年ころ)

各種のアナログ回路を弱反転領域動作で開発

弱反転から強反転まで扱える

EKV

モデルを開発

増原利明:

MOS

の精密なモデル提案

弱反転から強反転まで扱えるモデルの提案(1974年ころ)

(34)

弱反転領域動作 ?

• 1970

年代には弱反転動作で低電圧・低消費

電力回路の構成が可能だと分っていた

弱反転動作の問題点

低電流動作⇒遅い:

f

T

≈µ V

DSsat

/(2 π L

2

)

ミスマッチ大きい⇒

I

D

/I

D

= ∆ V

th

/( η V

T

)

;強反転の約

3

温度係数が大きい⇒強反転の約6倍

まじめに取り扱われていなかった

微細デバイス:

f

T

= µ V

DSsat

/(2 π L

2

) ≈ 4 GHz! for L=0.1 µ m*

省エネの観点からも,今後は研究を推進すべき

本講演では

2

乗特性(強反転)動作を前提

*) E.Vittoz, CCCD Workshop 2003.

(35)

ちょっと前の話し (1993 年⇒ 2011 年)

電気学会全国大会でのシンポジウム:

3.3V

時代のバイポーラアナログ回路は どうあるべきか?

「バイポーラアナログ回路と低電圧化」(東芝 谷本)

バイポーラトランジスタ全盛

– MOSアナログはSCFが少しあっただけ

その後,急速に標準的な

LSI

の電源電圧が 低下した:

3.3 V

2.7 V ⇒ 1.8 V

1.0 V

(36)

差動対を使う場合

• Rail-to-rail OPA

• NMOS

入力段と

PMOS

入力段の併用

バックゲートからの入力

(37)

NMOS 差動対の場合( @1V )

V

OD

V

DD

=1.0 V

V

OD

V

OD

V

OD

V

OD

V

GS

V

th

=V

OD

=0.2 V, V

th

= 0.4 V, V

C M

>V

GS

+ V

OD

= 0.8 V V

GS

V

BIASN

V

BIASN

V

OUT

V

CM

1.0 V

GND

1.0 V

GND 0.8 V

0.2 V V

BIASP

V

OD

0.8 V

使えない

0.6V

0.2V

0.2V

一方が3極管動作

(38)

PMOS 差動対の場合( @1V )

V

OD

V

DD

=1.0 V V

OD

V

OD

V

OD

V

OD

V

GS

V

th

=V

OD

=0.2 V, V

th

= 0.4 V, V

C M

>V

GS

+ V

OD

= 0.8 V

V

GS

V

BIASN

V

BIASN

V

OUT

V

CM

1.0 V GND

1.0 V GND

0.8 V 0.2 V

V

BIASP

V

OD

0.8 V

使えない

0.6V 0.2V

0.2V

3 一方が 極管動作

1.0 V

0.2 V GND

V

DD

t 2(2V

OD

+V

th

)

1.6 V

なら常にどちらかが動作する!

(39)

NMOS と PMOS で分担

• NMOS

PMOS

の差動対を組み合わせる

下駄が高い

(V

CM

>V

th

+2V

OD

≈0.8 V)

V

DD

d 1.6 Vではデッドゾーンが発生する

VCM

VDD

VCM sVOD

sVOD

(40)

NPN 段と PNP 段を両方使う(元のアイデア)

• NPN

PNP

の差動対 を並列接続

– NPN: V

BE

V

CC

– PNP: 0〜(V

CC

V

BE

)

V

inCM

=0.2 V~V

CC

–0.2 V

⇒通称:

Rail-to-rail

改良:

G m

の一定化

どちらかが死ぬと

G

m低下

– PNP

NPN

のテール電流

の和を一定にする

≈ 0.2 V

≈ 0.2 V

USP 4,532,479 (Feb. 1983); R. A. Blauschild (Signetics)

(41)

Rail-to-rail OPA の CMOS 版 (1/2)

M7

M9

V

IN

M13

I3 M4

M1 M3 M2

I1

M11

V5

M5 V10 V7

RL

M10 M6

V

SS

I8 I7

M8

V

DD

V

OUT

6X

6X

V =V +V VOD

VOD

V

IN

=0付近のテール電流を減らす

(42)

Rail-to-rail OPA の CMOS 版 (2/2)

同相入力範囲を

NMOS

PMOS

で分担

電源電圧は1.6 V程度まで:VDD

t 2(V

OD

+V

th

) ≈ 1.6 V –

スイッチで切り換えて,Gmを略一定値に保つ

基本的に

1

段増幅器

折り返しカスコードのプッシュプル(利得増大の意図)

– NMOSをカスコードにすると,PMOSもカスコード化しないと

意味がない ⇒ 出力スイング

=V

DD

− 4V

OD

≈0.8 V

の損)

Ø

差動対を使う限り

1 V

の壁は越え難い

V th

を低減するしかない

(43)

バックゲートから入力する( JFET 動作)

V

BSでチャネルの空乏層を制御する

⇒JFETとして動作させる:Vth

<0

(44)

差動対のバックゲートから入力 (V DD =1 V)

出典:B.J.Blalock, P.E.Allen, G.A.Rincon-Mora, IEEE TCAS-II, Vol.45, No.7, pp.769-779, Jyly 1998.

低電圧

CM

(45)

低電圧動作カレントミラー

カレントミラーも低電圧用を使用

V =V –V VGS VDS

VDD

VDD

VGS VDS

VDD

寄生ラテラルpnp

(46)

バックゲート入力 OPA の特性

56.2 dB(simulation) CMRR

1.6 V/ μs SR ↓

0.7 V/ μs SR ↑

–0.475~+0.450 V

同相入力範囲

–0.475~+0.491 V

出力スイング

57 ° ϕ

M

1.3 MHz f

unity-gain

48.4 dB@V

CM

=0.5 V

直流利得

278 μA

消費電流

± 0.5 V (1 V)

電源電圧

実測値 項目

(47)

同相入力範囲拡大の努力の例

レベルシフトに

DMOS

を使う←掟破り!

入力段はボディ入力の

PMOS

差動対

0.9 V

で動作(

V DD

側で詰まる)

出力段へ

A

dc

=70~79 dB f

T

=5.6 kHz

26dB<CMRR<59dB

@V

DD

=0.9 V

(48)

全体の回路

出典:T.Stockstad, H.Yoshizawa; IEEE JSSC, Vol.37, No.3, Mar. 2002

出力段へ

AB

級出力段

(49)

差動対を使わない場合

差動対の代わりに何を使うか

?

同相抑圧をどのように実現するか

?

• Vth

の低減:基板バイアス効果

(50)

差動対の代わりに何を使うか

ドレイン接地(×)

出力スイング減少,利得小(

≈ 1

ゲート接地(×)

入力インピーダンス小さい(

≈1/ g

m),3段積み

ソース接地(◎)

電流源負荷:利得大(

g

m

r

O ),出力インピーダンス大(

r

O

VDD

VOD

VOD VBIAS

Vout Vin

VDD

VOD

VOD VBIAS

Vout<VDD–(VOD+Vth) Vin<VDD

VDD

VOD

VOD VBIAS1

Vout

Vin VBIAS2

VBIAS3 VOD

C

CG CS

(51)

ソース接地増幅段の動作電圧

NMOS

PMOS

電流源負荷の場合を考える

入力側

V th

以下ではオンにならない

– MOS: V

th

≈ 0.4 V(DMOSならV

thを負にもできるが…)

– BJT: V

BE

≈ 0.7 V

出力側 動作領域が正しいか

– MOS: V

DS

>V

OD

≈ 0.2 V

3

極管領域付近)

– BJT: V

CEsat

≈ 0.2 V(飽和しかかり)

結局,理論的最低電源電圧は

– MOS: V

DD

> V

th

+V

OD

≈ 0.6 V

V

th

=0

DMOS

なら

V

DD

> 0.4 V

くらい

VDD VOD

V VBIAS

Vout Vin

(52)

同相抑圧の手法 ( JSSC’03[1] )

同相信号を差動信号と対称に扱う

CMFF(common- mode feedforward)

電源電圧±

1.65 V

⇒ もっと下げられる

(0.5V)!!

• 1

段増幅

(0.5 µm)

⇒ 微細

MOS

では利得小⇒要多段化

出力側の同相電圧を自分で決められない⇒要

CMFB

全差動化

Ö

[1] A.N. Mohieldin, E.Sanchez-Sinencio, J.Silva-Martinez, ” A Fully Balanced Pseudo-Differential OTA With Common-Mode Feedforward and Inherent Common-Mode Feedback Detector,”IEEE JSSC, Vol.38, No.4, pp.663-668, Apr. 2003.

従来回路(Rezzi,1995)

同相のみ検出

(53)

CMFF/CMFB の手法

複数段使うときは後段の

V X

を前段に帰還できる

(54)

0.9 V 動作全差動 OTA ISSCC’04[2] )

Balanced OTA

Common-mode rejection without using differential pairs

IA

IB V1=

1/2 Vin +Vcm

IA

IB V2=

-1/2 Vin + Vcm

AmpA

AmpB

in m B

in m A

V G I

V G I

21 12

=

=

In1Gm

In2

Out1 Out2

In2 In1

Out2 Out1

Gm Gm Gm

Gm GmGm

Gm

© 2004 IEEE International Solid-State Circuits Conference© 2004 IEEE

[2] T.Ueno, T.Itakura, “A 0.9V 1.5mW Continuous-Time ΔΣModulator for W-CDMA,”

–IN +IN

+OUT –OUT

よ〜く見ると

我々の提案↑と同じ

!

• CMOS

インバータではなく,

A

級インバータを使っている

• F/F

で同相除去

(55)

続き:同相出力の制御

R

R Gmc

Gm

Gm

Gm Gm

G

m

G

m

G

m

G

m

同相出力の制御に

Nauta's OTA

の同相抑圧部分の 構造を利用

同相に対して

1/G

m,差動に対して∞のインピーダンスを示す

同相入力電流を

G

が吸収する

(56)

同相抑圧の原理 (Nauta's OTA )

1/gm

1/gm

gm gm

1/gm

1/gm

gm gm

ICM ICM

1/gm

1/gm

gm gm

IDM IDM

開放

1/gm

差動信号:

同相信号:

負荷が対称(同相)

インバータだけで構成

(57)

0.5 V 動作 OTA ( ISSCC’05[3] )

差動対は

NG

擬似差動

OTA

基本はRezziと同じ

同相抑圧

(F/F)

– 1/g

mの抵抗性負荷

利得増大

負性抵抗,

2

段化

基板バイアス効果 の利用で

V

th

入力同相電圧

≠出力同相電圧

結局

0.95 V

必要

! 0.5 V

で動く

!

(58)

V th を下げる:基板バイアス効果の利用

出典:S. Chatterjee et al., Analog Circuit Design Techniques at 0.5V, Chapt.1, p.12, Springer, 2007

0.18μmプロセスのPMOSの例 (W/L=285μ

m

/0.72μ

m

)

V

BS

=0.3V

0.2V

低下

(

F F BS

)

0 T

T

V γ 2 Φ 2 Φ V

V = − − −

2 / 1 T0

= 0 . 4 V, γ = 0 . 6 V V

VBS G

D S

(59)

0.5 V OTA input stage

0.5 V 動作 OTA ー つづき

CMFF

差動負荷 同相負荷

差動負荷の打ち消し

出力同相電圧の設定

(60)

利得を稼ぐため 2 段構成にする

• Common-mode output of first stage is 0.4 V

• 55 dB gain, 15 MHz GBW, 60

º

PM for diff 10pF load

0.25 V

0.4 V 0.4 V

[3] S.Chatterjee, Y.Tsividis, P.Kinget, “A 0.5 V Filter with PLL-Based Tuning in 0.18 µm CMOS,” ISSCC2005, 2005

⇒27 dB/stageの低利得

(61)

2 段 OTA 全体の構成

(62)

同相出力電圧の制御

0.5 V

0.4 V

0.4 V

0.5 V

Rb = 2/3 • Ri||Rf

0.25 V 0.25 V

同相入力電圧が変化しないので,抵抗で設 定する.

[3] S.Chatterjee, Y.Tsividis, P.Kinget, “A 0.5 V Filter with PLL-Based Tuning in 0.18 µm CMOS,” ISSCC2005, 2005

2

段構成の

OTA

(63)

我々のアプローチ:

CMOS インバータ

• CMOS

インバータベース

インバータだけで全差動増幅器が構成できればよい

同相抑圧法

– Nauta法,FF法;同相成分を検出する方法としない方法

出力の同相電圧制御法

– CMFB

• CMFF

法と

CMFB

法の縦続で利得を稼ぐ

初段と出力段の動作条件を再考する

種々の変形と発展

(64)

電源電圧を制約する要因再論

デバイスをオンにする最低電圧

– BJT: V

BE

≈ 0.7 V,

– MOS: V

TH

≈ 0.4 V

DMOS

なら

V

THを負にもできる)

デバイスが(飽和/

3

極管)領域に入らない

– BJT: V

CEsat

≈ 0.2 V, – MOS: V

DS

>V

OD

≈ 0.2 V

オン電圧の方が大きい⇒これを攻める

– BJT: V

BE (on)は殆ど変えられないし,普通

V

thより大きい×

– MOS: V

thは変えられる

プロセス的手法:

Depletion

MOS

の導入(現実的でない)

回路的手法:基板バイアス効果の利用

縦積み段数を

2

段に抑える⇒インバータの採用

(65)

ソース接地増幅段再論 ー インバータの利点

V

DD

V

out

V

in

(a) (b) (c)

V

DD

V

BIAS

V

out

V

in

V

DD

V

out

V

in

I

Q

利点

電流効率がよい

⇒電圧利得が大きい

入力電圧範囲が広い

oN mN

r g

A

v

= − A

v

= − g

mN

( r

oN

|| r

oP

) A

v

= − ( g

mN

+ g

mN

)( r

oN

|| r

oP

)

問題点

動作電流がバラつき易い

2

乗特性の

AB

級動作)

(66)

低電源電圧の出力段はどうする?

プッシュプルのソースフォロワ(

AB

級)は

NG

⇒プッシュプルのソース接地(

AB

級)しかない

出力抵抗が大きいのは仕方がない(帰還を掛けて低下)

VOD

VDDt2(Vth+VOD)1.2 V

VOD VGS

Vout Vin

IQ

IQ VGS

VDD

GND

VDDt(Vth+VOD)0.6 V

Vout≈(VDD–1.2) [Vp-p] Vout≈(VDD–0.4) [Vp-p] routrO/2

rout2/gm

Vin Vout

Vout Vin Vout

IQ I1 IQI1

IQI1

N(IQI1)

N M MI1

VDD

GND Vout≈(VDD–0.4) [Vp-p]

routrO/2

VDDt (Vth+2VOD)0.8 V 1980年頃には使っていた 1960年代から使っていた

BJTの焼き直し

(67)

1V 以下で動作する OPA の望ましい構成

高スイング化⇒全差動構成

高利得化⇒

2

段構成

初段:同相抑圧機能を持つソース接地アンプ

同相入力範囲拡大のため,ソース接地push-pullアンプ(インバータ)使用

同相抑圧機能はCMFF(CMFBでもよい)

出力段:出力同相電圧の制御可能なソース接地アンプ

同相帰還(CMFB)を持つソース接地push-pullアンプ(インバータ)使用

出力同相電圧はVDD/2付近なら,可変の必要は少ない

V

out

V

in

どうせなら,全部インバータで作りたい!

(68)

インバータで全差動アンプを作るには

同相利得を低く抑える方法(同相抑圧法)?

– NautaのOTAの利用

同相成分に対してだけ低インピーダンスの負荷を付ける

フィードフォワード(FF)の利用

入力の同相成分を検出する

⇒それを逆相でフィードフォワードして打ち消す

入力の同相成分を検出しない

⇒それを逆相でフィードフォワードして打ち消す

G

m di

CMi

V V +

di CMi

V V

G

m

インバータを

2

個並べただけでは 同相抑圧作用がない!出力側で 差動成分だけが増幅されるように したい!

参照

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