このエレメントは、大半の場合バッファとしてコンフィギュ レーションされます。図 40 に、グローバル バッファの BUFG ファンクションを示します。
また、Virtex-II グローバル クロック バッファ (BUFG) は、ク ロック イネーブル/ディスエーブル回路 (図 41)、2 入力クロッ ク乗算器 (図 42) としてコンフィギュレーションすることもで きます。これらの 2 つのオプションの機能については後で記 述します。この 2 つのオプションは、クロックの立ち上がり エッジまたは立ち下がりエッジのいずれかのモードで使用で きます。このモードはコンフィギュレーションによって設定 します。
ここでは、クロックの立ち上がりエッジ モードを使用した場 合の BUFGCE および BUFGMUX について説明します。立ち 下がりエッジ モードの場合は、ここで記述するすべての「立 ち上がり」を「立ち下がり」に、「High」を「Low」に変更し てください。ただし CE または S レベルの記述の箇所では変更 し な い で く だ さ い。立 ち 上 が り エ ッ ジ オ プ シ ョ ン で は BUFGCE および BUFGMUX プリミティブが使用され、立ち 下 が り エ ッ ジ オ プ シ ョ ン で は BUFGCE_1 お よ び BUFGMUX_1 プリミティブが使用されます。
BUFGCE
入力クロックの立ち上がりエッジの前に CE 入力が High の場 合、入力クロックの波形が出力 O に送信されます。入力クロッ クが High の間に CE が変化しても、影響はありません。
入力クロックの立ち上がりエッジの前に CE 入力が Low の場 合は、その後の入力クロック パルスは出力に送信されず、出 力は Low に保たれます。入力クロックが High の間に CE が変 化しても、影響はありません。BUFGCE の入力 I の立ち上が りエッジの直前、セットアップ タイム以内に CE を変化させ ないようにする必要があります。このセットアップ タイム要 件を満たさない場合、出力にラント パルスが発生する場合が あります。
BUFGMUX
BUFGMUX を使用すると、非同期のクロックも含め、相関の ない 2 つのクロックを切り替えることができます。S が Low の場合は I0 入力が選択され、S が High の場合は I1 入力が選 択されます。クロックが切り替わる際、出力の High または Low の時間が入力クロックの High または Low の時間よりも 長くなります。その時点で選択されているクロックが High の 場合は、S が変化しても影響はありません。
クロックは、出力が Low の間に切り替わります。S が変化す るときに選択されているクロックが High の場合は、そのク ロックが Low になるまでクロックは切り替わりません。出力 が Low になった後、次に選択されるクロックが High から Low に遷移すると、新しいクロックの波形が出力され始めます。
2 つのクロックには相関関係がある必要はなく、S 入力はいつ
変化してもかまいませんが、選択されているクロックの立ち 上がりエッジ (つまり BUFGMUX の出力 O の立ち上がりエッ ジ) の直前のセットアップ タイム中に S 入力を変化させない ようにする必要があります。このセットアップ タイム要件を 満たさない場合、ラント パルスが発生する場合があります。
すべての Virtex-II デバイスには 16 個のグローバル クロック マルチプレクサ バッファがあります。
図 43 に、CLK0 から CLK1 への切り替えを示します。
• 現在のクロックは CLK0 です。
• S が High に変化します。
• CLK0 が High の場合、CLK0 が Low に遷移するまで CLK0 の波形が出力されます。
• CLK0 が Low になると、CLK1 が Low になるまでマルチ プレクサの出力は Low に保たれます。
• CLK1 が High から Low に切り替わると、出力が CLK1 に 切り替わります。
• 出力にグリッチや短いパルスは発生しません。
図 40 : Virtex-II BUFG ファンクション
図 41 : Virtex-II BUFGCE ファンクション I O
BUFG
DS031_61_101200
I O CE
BUFGCE
DS031_62_101200
図 42 : Virtex-II BUFGMUX ファンクション
図 43 : クロック マルチプレクサ波形ダイアグラム O
I0 I1
S
BUFGMUX
DS031_63_112900
S CLK0 CLK1 OUT
DS031_46_112900
Virtex-II 1.5V フィールドプログラマブルゲートアレイ (2)
R
デジタル クロック マネージャ (DCM)
Virtex-II DCM には、次のような優れたクロック管理機能があ ります。
• クロックのスキュー調整 :入力クロックに位相を合わせた 新しいシステム クロックを FPGA の内部または外部で生 成するため、クロック分散遅延を取り除くとこができま す。
• 周波数合成 :クロックを柔軟に乗算および除算して、広範 囲の出力クロック周波数を生成できます。
• 位相シフト :コース グレイン位相シフトおよびファイン グレイン位相シフトの両方で、位相をダイナミックにシフ トできます。
DCM では、完全にデジタル化された遅延線を使用しており、
クロックの位相と周波数を高い精度で確実に制御できます。
また、完全にデジタル化されたフィードバック システムも使 用しており、動作中の温度や電圧の変動をダイナミックに調 整します。
9 個の DCM クロック出力のうち最大 4 個までがグローバル クロック バッファまたはグローバル クロック乗算バッファへ の入力を駆動できます。次の図 44 を参照してください。DCM クロック出力はすべて、出力バッファまでの配線などを含む 汎用配線リソースを同時に駆動できます。
DCM では、DCM がロックするまで Virtex-II のコンフィギュ レーション プロセスの完了を遅らせるように設定できます。
これにより、DCM で生成されたシステム クロックが安定する までチップが動作しません。
DCM にある一般的な制御信号は次のとおりです。
• RST 入力ピン :DCM 全体をリセット
• LOCKED 出力ピン :イネーブルの DCM 回路がすべて
ロックされたときに High をアサート
• STATUS 出力ピン (アクティブ High) :表 21 を参照
クロックのスキュー調整
DCM では、デジタル遅延線が自動調整されるため、入力ク ロックに対して出力クロックのスキューを調整できます。内 部レジスタとブロック RAM に達するクロック エッジが入力 クロック パッドに達するクロック エッジと同期になるように 遅延が追加されます。あるいは、ボード レベルで配線できる よう入力クロックに対してスキューを調整した外部クロック を生成できます。DCM 出力クロックのすべての位相は CLK0 の位相と一致しています。つまり入力クロックの位相とも一 致しています。
クロックのスキューを調整するには CLKFB 入力が接続され ており、そのソースが CLK0 または CLK2X である必要があ ります。CLKFX または CLKFX180 出力のみが使用されス キューを調整する必要がない場合を除き、CLKFB は常に接続 されている必要があります。
周波数合成
DCM を使用すると、新規クロック周波数の生成に柔軟性を持 たせることができます。各出力方法で動作周波数および AC 特 性は異なります。CLK2X および CLK2X180 出力を使用する とクロックの周波数を 2 倍にできます。CLKDV 出力を使用す ると、出力クロックを分周できます。分周率には、1.5、2、
2.5、3、3.5、4、4.5、5、5.5、6、6.5、7、7.5、8、9、10、11、
12、13、14、15、および 16 があります。
CLKFX および CLKFX180 出力を使用すると、次の周波数の クロックを生成できます。
FREQCLKFX = (M/D) * FREQCLKIN
この式の M (倍周率) および D (分周率) に使用できる値は整数 です。M と D の値の範囲は、「DCM タイミング パラメータ」
を参照してください。デフォルトでは、M =4、D =1 で、ク ロック出力の周波数はクロック入力の周波数 (CLKIN) の 4 倍 になります。
CLK2X180 では CLK2X に対して位相が 180 度シフトします。
CLKFX180 では CLKFX に対して位相が 180 度シフトしま す。周波数を合成する出力のデューティー サイクルはすべて 50% です。ただし高周波モードで整数以外を分周する場合の CLKDV 出力は例外となります。
図 44 : デジタルクロックマネージャ (DCM) CLKIN
CLKFB
CLK180 CLK270 CLK0 CLK90
CLK2X CLK2X180 CLKDV
DCM
DS031_67_112900
CLKFX CLKFX180 LOCKED STATUS[7:0]
PSDONE RST
DSSEN PSINCDEC PSEN PSCLK
表 21 : DCM の STATUS ピン
STATUS ピン ファンクション
0 位相シフト
オーバーフロー
1 CLKIN 停止
2 CLKFX 停止
3 なし
4 なし
5 なし
6 なし
7 なし
モジュール 2 www.xilinx.co.jp DS031-2 (v1.9) 2001 年 11 月 29 日
76 製品仕様
CLK2X および CLK2X180 は、高周波数モードでは使用でき ません。
位相シフト
DCM では、コース グレイン位相シフトまたはファイン グレ イン位相シフトを利用してクロック スキューを制御できま す。コース グレイン位相シフトでは、CLK0、CLK90、CLK180、
および CLK270 出力を使用して、入力クロックを 1/4 周期ず つ順にシフトできます。CLK90 および CLK270 は、高周波数 モードでは使用できません。
ファイン グレイン位相シフトでは、すべての DCM 出力ク ロックの位相がシフトされます。CLKIN と CLKFB の立ち上 がりエッジ間の位相シフトは、指定された入力クロック周期 の分数です。
可 変 モ ー ド で は、PSEN 入 力 が ア ク テ ィ ブ な と き に PSINCDEC の設定に従い、PSCLK と同期して PHASE_SHIFT の値をダイナミックにインクリメントまたはデクリメントで きます。図 45 にファイン グレイン位相シフトを示します。
DCM の機能の詳細は、『Virtex-II ユーザー ガイド』を参照し てください。
表 22 に可変モードで使用されるファイン グレイン位相シフ トの制御ピンを示します。
位相シフトの値は、次の 2 つの値の範囲によって決まります。
• PHASE_SHIFT 属性範囲
• FINE_SHIFT_RANGE DCM タイミング パラメータ範囲 PHASE_SHIFT 属性は、位相シフト量を求める式で次のように 使用されます。
位相シフト = (PHASE_SHIFT/256) * PERIODCLKIN この属性値の範囲は、-255 ～ +255 ですが、実際の範囲は使 用される CLKIN の周波数によって異なります。CLKIN の 周 波 数 は、位 相 シ フ ト の 遅 延 線 よ る 合 計 遅 延 を 表 す FINE_SHIFT_RANGE パラメータで制約されます。合計遅延 は、回路で使用される遅延タップ数の関数で表されます。プ ロセス、電圧、および温度に関係なく、この絶対範囲は、「DCM タイミング パラメータ」で指定されている範囲になることが 保証されています。
絶対範囲 (固定モード) = ± FINE_SHIFT_RANGE 絶対範囲 (可変モード) = ± FINE_SHIFT_RANGE/2
固定モードと可変モードでの範囲の違いは次の理由によるも のです。可変モードでは ñ255/256 ～ +255/256 の間でダイナ ミックに対称変化させるために、遅延線の中央にゼロ位相ス キュー点が設定されます。このため、遅延線の範囲が 2 分割 されます。固定モードでは、コンフィギュレーション後に PHASE_SHIFT 値は変化しないため、正または負のスキュー を作成するために遅延線全体を CLKIN または CLKFB パスの いずれかに挿入できます。
上記の 2 つの値を考慮に入れると、次のようになります。
• PERIODCLKIN が FINE_SHIFT_RANGE の 2 倍である場 合、PHASE_SHIFT の範囲は固定モードでは ± 128、可変 モードでは ± 64 に制限されます。
• PERIODCLKIN が FINE_SHIFT_RANGE と等しい場合、
PHASE_SHIFT の範囲は固定モードでは ±255、可変モー ドでは ±128 に制限されます。
• PERIODCLKIN が FINE_SHIFT_RANGE の 1/2 以下の場 合、PHASE_SHIFT の範囲はいずれのモードでも ±255 に なります。
表 22 : ファイン グレイン位相シフトの制御ピン 制御ピン ピン方向 ファンクション
PSINCDEC 入力 インクリメントまたは
デクリメント
PSEN 入力 ± 位相シフトをイネーブル
PSCLK 入力 位相シフト用クロック
PSDONE 出力 完了時にアクティブ
図 45 : ファイングレイン位相シフト
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