表 8: [Input ports]/[Output ports] タブ (続き)
属性 説明
Video Component [AXI4-Stream (video)] モードの場合にのみ有効になります。複数の色成分を使用す
るビデオ フォーマットの色成分を指定します。有効な値は、次のとおりです。
• [Y, U, V]: YUV ビデオ フォーマットの成分の 1 つを指定します。
• [R, G, B]: RGB ビデオ フォーマットの成分の 1 つを指定します。
ポート レベルのインターフェイス プロトコルを選択する場合は、次に注意してください。
• スカラー ポートは、[Default]、[AXI4-Lite Slave]、[Constant]、[Valid Port]、[No protocol] のいずれかのプロトコ ルを使用してインプリメントできます。
• 大型配列または行列のポートでは、AXI4-Stream、FIFO、または AXI4-Stream (ビデオ) などのストリーミング プ ロトコルを使用する必要があります。
• ビデオ信号は、AXI4-Stream (ビデオ) インターフェイスを使用して転送できます。この場合は、ビデオ フォーマ ットを YUV 4:2:2、YUV 4:4:4、RGB、または Mono に指定する必要もあります。色成分が複数のビデオ フォーマ ットの場合は、複数のポートを同じ信号バンドルに割り当て、色成分を送信するポートを指定する必要がありま す。ビデオ信号を構成するポートすべては、1 つの AXI4-Stream インターフェイス (開始フレームと行末の側帯波 信号を含む) でインプリメントされます。詳細は、『AXI4-Stream Video IP およびシステム デザイン ガイド』
(UG934) を参照してください。
図 28: 合成レポート
Model Composer で RTL の合成が終了すると、ログウィンドウに「Exporting RTL as a Vivado IP」 (RTL を Vivado IP としてエクスポート中) というメッセージが表示され、Vivado Design Suite が起動して、そのサブシステム デザインの IP がパッケージされます。
Model Composer では、このアルゴリズムにより、次の出力ファイルが生成されます。
• SystemC (IEEE 1666-2006、バージョン 2.2)
• VHDL (IEEE 1076-2000)
• Verilog (IEEE 1364-2001)
• 合成、C/RTL 協調シミュレーションおよび IP パッケージの後に生成されるレポート ファイル。
Model Composer で IP パッケージが生成されると、プロジェクトディレクトリ構造は次の図のようになります。
Edge_Detection_IP フォルダーは、Model Composer Hub ブロックの [Target directory] で指定したディレクトリ です。Edge_Detection_prjフォルダーは、run_hls.tclスクリプトで作成されたプロジェクトです。
solution1 フォルダーは、Vivado HLS ソリューションです。詳細は、『Vivado Design Suite ユーザー ガイド: 高位合
成』 (UG902) を参照してください。syn および impl フォルダーには、それぞれ合成およびインプリメンテーション
の結果が保存されます。ip フォルダーには、Vivado Design Suite IP カタログに追加する IP パッケージが含まれま す。
第 4 章: 出力の生成
図 29: IP パッケージのフォルダー
Model Composer で IP パッケージが生成されたら、.zip ファイルのアーカイブ ディレクトリ (<project_name>/
<solution_name>/impl/ip) をVivado IP カタログにインポートして、Vivado Design Suite デザインで RTL IP と して使用するか、IP インテグレーターで使用できます。
重要: モデルで FFT、IFFT、または FIR Filter などの RTL IP ベースのブロックが使用される場合は、Model Composer の出力は別のディレクトリに記述されます。詳細は、RTL IP ベースのブロック を参照してください。
インターフェイス仕様の定義 に示すように、Interface Spec ブロックを使用して AXI4-Lite スレーブインターフェイス を指定する Model Composer モデルの場合、IP パッケージ プロセス中にソフトウェア ドライバー ファイルのセット も Vivado HLS で作成されます。これらの C ドライバー ファイルは SDK C プロジェクトに含めて、AXI4-Lite スレー ブスレーブ ポートにアクセスするために使用できます。ソフトウェア ドライバー ファイルは、<project_name>/
<solution_name>/impl/ip/drivers ディレクトリに書き込まれ、IP パッケージに含められます。
IP を Vivado IP カタログに追加するには Vivado Design Suite の GUI で [Tools] → [Settings] をクリックし、[Settings] ダ イアログ ボックスを開きます。[IP] → [Repository] をクリックし、Vivado HLS でパッケージされた IP を追加します。
第 4 章: 出力の生成
図 30: IP リポジトリの設定
パスをリポジトリに追加したら、次の図に示すように IP が IP カタログに追加されます。これで IP を標準的な RTL デ ザインや Vivado IP インテグレーター ブロック デザインで使用できるようになります。IP の使用方法および IP リポ ジトリへの追加方法の詳細は、『Vivado Design Suite ユーザー ガイド: IP を使用した設計』 (UG896) を参照してくだ さい。
第 4 章: 出力の生成
図 31: IP カタログ
重要: リポジトリが IP カタログに追加されているのに Vivado HLS でパッケージした IP が表示されない場合は、現在 のプロジェクトのターゲット パーツと Model Composer の出力ファイルを生成したときに使用したデバイスとの互 換性がない可能性があります。これは、現在のプロジェクトのパーツを Model Composer モデルで指定したデバイス に変更すると回避できます。