VHDL ファイルの作成

まず、^VHDLファイルの作成方法について説明する。

最初に^PeakVHDLを起動する。

図^{2.1: PeakFPGA} を開く¹

\File"にある^\New Project"を選択。

図^{2.2: \}メニュー^"の^\ファイル^"を選択²

下のウインドウが表われたら、右クリックを押して^"AddModule"を選択、ダイアログボッ クスが表われたら、^{"TheProjecthasnotbeensaved. Saveitnow?"}と出てくるので、"OK"

を押す、するとダイアログボックスが表われるので、^ACC(*.acc)ファイルに名前をつけて 保存する。この^ACC ファイルはプロジェクトのファイルなので、例えば内積のプログラム を作る時はnaiseki1.acc等、分かりやすい名前を付けることが必要である。

1ファイル名:u00simi/eps/peakfpga.eps 2ファイル名:u00simi/eps/select.eps

図^{2.3: \}開くを選択^"3

すると、今度は^\開く^"というダイアログボックスが表われるが、まだ^VHDLソースファ イルを作っていないのでキャンセルを押す。そして、再び^\File"を選択し、その中の^\New

Module" を選ぶ。すると、図^2.4が現れ、その中の^{\Cleate Blank} Module"を選択する。

すると名前を求めてくるので、そこにモジュール名を記述する。これによって^VHDL が記

述出来る^VHD(*.vhd)ファイルが作製される。再び追加したい時も、同じ事を繰り返せば

良い。

図^2.4: \NewModule"を選択⁴

VHDLで記述した^VHDLファイルを構文解析するには、上部のメニューにある"COMPILE"

というボタンを押す。するとコンパイルが始まり、中央にウインドウが表われる。構文に 間違いがあったらここにエラーの原因とその行が示されるので、先の^VHDLが書かれてい るウインドウから間違いを直す。

3ファイル名:u00simi/eps/open.eps 4ファイル名:u00simi/eps/newmodule.eps

コンパイルが正しければ、次は論理合成を行なう。メニューの"Option"から"Synthesize"

を選ぶ。すると、下のウインドウが表われる。ここで、右側にある"DeviceFamily"から"Altera allDevices(EDIF)"を選択する。そして、左下にある"IncludeSynopsysLibrary"をチェッ クする。

図^2.5: デバイスの選択⁵

そして、上部のデバイスマーク、もしくは^\メニュー^"の\Synthesize"を選ぶ。すると、別 のウインドウで論理合成が行なわれる。論理合成が正しく行なわれたならば、モジュール 名のついた^EDFファイルが作成される。

図^2.6: 論理合成⁶

このプロジェクトファイルの中で、^VHDLファイルを²つ以上合成して、ひとつのモジュー ルを作ることができる。このとき、それぞれのファイルは ^component または ^function で

5ファイル名:u00simi/eps/syn.eps 6ファイル名:u00simi/eps/ronri.eps

ファイルがリンクできていなければならない。そのリンクができているかを確かめるには、

\Rebuild Hierarchy"というボタンを押して、リンクし直し、^\Show Hieralchy"というボ タンを押して^componentや^functionができているかを確かめる。^VHDL ファイルを手直 しした時は必ず^\RebuildHierarchy"を押すことを心掛けた方が良い。

図^2.7: リンクの検査⁷