VHDL ファイルの作製

まず，VHDLファイルの作製方法について説明する．

•

最初に

PeakFPGA

を起動する．

図

B.1: PeakFPGA

を開く²¹

• “File”

にある

“New Project”

を選択．

図

B.2: “メニュー”

の

“ファイル”

を選択²²

•

下のウインドウが表われたら，右クリックを押して”Add Module”を選択，ダイアログ ボックスが表われたら，”The Project has not been saved. Save it now?”と出てくるの で，”OK”を押す，するとダイアログボックスが表われるので，ACC(*.acc)ファイルに名 前をつけて保存する．この

ACC

ファイルはプロジェクトのファイルなので，例えば内積 のプログラムを作る時は

naiseki1.acc

等，分かりやすい名前を付けることが必要である．

21u02koba/eps/peakfpga.eps

22u02koba/eps/select.eps

図

B.3: “開くを選択”

²³

•

すると，今度は

“開く”

というダイアログボックスが表われるが，まだ

VHDL

ソースファ イルを作っていないのでキャンセルを押す．そして，再び

“File”

を選択し，その中の

“New Module”

を選ぶ．すると，図

B.4

が現れ，その中の

“Cleate Blank Module”

を選択する．

すると名前を求めてくるので，そこにモジュール名を記述する．これによって

VHDL

が 記述出来る

VHD(*.vhd)

ファイルが作製される．再び追加したい時も，同じ事を繰り返 せば良い．

図

B.4: “NewModule”

を選択²⁴

• VHDL

で記述した

VHDLファイルを構文解析するには，上部のメニューにある”COMPILE”

というボタンを押す．するとコンパイルが始まり，中央にウインドウが表われる．構文に 間違いがあったらここにエラーの原因とその行が示されるので，先の

VHDL

が書かれて いるウインドウから間違いを直す．

23u02koba/eps/open.eps

24u02koba/eps/newmodule.eps

•

コンパイルが正しければ，次は論理合成を行なう．メニューの

”Option”

から

”Synthesize”

を選ぶ．すると，下のウインドウが表われる．ここで，右側にある”Device Family”か ら”Altera all Devices (EDIF)”を選択する．そして，左下にある”Include Synopsys

Li-brary”

をチェックする．

図

B.5:

デバイスの選択²⁵

•

そして，上部のデバイスマーク，もしくは

“メニュー”

の

“Synthesize”

を選ぶ．すると，

別のウインドウで論理合成が行なわれる．論理合成が正しく行なわれたならば，モジュー ル名のついた

EDF

ファイルが作成される．

図

B.6:

論理合成²⁶

•

このプロジェクトファイルの中で，

VHDL

ファイルを

2

つ以上合成して，ひとつのモジュー ルを作ることができる．このとき，それぞれのファイルは

component

または

function

で

25u02koba/eps/syn.eps

26u02koba/eps/ronri.eps

ファイルがリンクできていなければならない．そのリンクができているかを確かめるに は，“Rebuild Hierarchy”というボタンを押して，リンクし直し，“Show Hieralchy”とい うボタンを押して

component

や

function

ができているかを確かめる．VHDLファイルを 手直しした時は必ず

“Rebuild Hierarchy”

を押すことを心掛けた方が良い．

図

B.7:

リンクの検査²⁷

ドキュメント内 ハードウェア記述言語を用いた行列演算専用回路設計 (ページ 51-54)