PMU シミュレーションモデル

PMU の基本コンセプトは，PMU を 1 個，すなわち最小単位の基本論理素子を使ってカウンタ/タイマ機 能を実装することができることであり，ここでは，8 ビットのカウンタ/タイマ機能を最小単位としたシ ミュレーションモデルを作成した．また，このモデルは図 3-10 に示すようにアドレス入力からデータ出 力まで，1 サイクルで動作するモデルとした．

図 3-10 PMU モデルの動作サイクル数

図 3-11 に新しい PMU シミュレーションモデルとその入出力信号を示す．図 3-5 の PMU アーキテクチ ャモデルをベースに，必要なメモリの Read/Write，モード設定，Logic 動作制御信号等の制御信号を追 加し，PMU のアーキテクチャと同様に，左の入力側から右の出力側に信号フローとなっており，シミュ レーションモデルでも入力側に入力データ/アドレス，各入力制御信号を配置し，出力側はフラグ/デー タ出力とキャリー信号である CFLAG の 3 種類のみとなる．

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図 3-11 PMU アーキテクチャのシミュレーションモデル化と入出力信号

次に，この新しい PMU モデルを使って，初期のモデルと同様の 16 カウントのシミュレーション実験 を行った．また，今回シミュレーションした 2 種類のカウンタの結線と入出力信号を図 3-12 に示す．

まず始めに図 3-12(a)に示す 8 ビットのカウンタで 16 カウントを一回行った後，停止するモデルのシミ ュレーションを行った．そのシミュレーション波形を図 3-13 に示す．上段がシミュレーション全体の 波形で，下段が 16 カウント部分の波形を拡大したものである．

（a）一回カウントで終了する結線 （b）カウントを繰り返す結線

図 3-12 8 ビットカウンタモデルの入出力信号

次にこの動作について述べる．PMU はリセット後，デフォルト状態（メモリモード）で動作する．メ モリモードでは，セレクタが②外部入力（図 3-8 参照）に設定されている状態が保持される．外部から の入力アドレスは WADDR[7:0]と RADDR[7:0]の 2 つがあり，それぞれ Read Enable（RE）信号および Write Enable（WE）信号によって SRAM の入力アドレスを選択する．これは外部からロジックモード信 号が入力されない限りメモリモードは継続する．データ制御部も同様に，LOGIC‗ENABLE 信号が入力され ない限り制御信号は有効にならず，読み出しデータを加工せずにそのまま外部へ出力することができ る．このように，メモリモード時の PMU は通常の内蔵メモリとして動作することができる．

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図 3-13 PMU モデルの 16 カウントシミュレーション波形（一回）

図 3-14 PMU モデルの 16 カウントシミュレーション波形（繰り返し）

上述の如く，メモリモードで，8 ビットカウンタ（256 カウンタ）のコンテキストをメモリに書き込 み，書き込んだコンテキストを読み出し，検証（Write-Read-Verify）行う．次にロジックモード開始

（LOGIC_MODE 信号入力）と同時に，LOGIC_ENABLE 信号が入力され，ロジックリセットが実行される．

このロジックリセット時に PMU 内の FF 等の 4 サイクルのリセットが実行される．リセット完了後，自 律的に 16 カウントを実行し，16 カウント完了と同時に CFLAG を発行し，カウントを停止する．

次に，図 3-12(b)に示した 8 ビットカウンタを使って 16 カウントを繰り返し実行するカウンタのシミ

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ュレーション波形を図 3-14 に示す．ロジックリセット後，16 カウント完了毎に CFLAG を繰り返し発行 しているのが観測され，問題なく動作することを確認した．

以上，3.2.2 で提示したコンセプトと課題および初期のモデル評価で判明した新たな検討要件に対し，

対応策を施した．図 3-1 に示した初期モデルにマイクロプログラム制御方式の導入，メモリ容量の拡張 等の改良を行い，PMU アーキテクチャモデルを開発し，基本演算素子モデルとした．これら実施した課題 と PMU アーキテクチャでの対応策を図 3-15 に示す．

図 3-15 基本論理素子の課題と PMU アーキテクチャ

以上のように，マイクロプログラム制御方式の採用と当初の想定した 2K ビットの 2 倍である 4K ビッ トの粗粒度メモリを採用が最大の改善ポイントとなった．