第６章 シミュレーション実験
6.3 論理回路での評価
6.3.2 NAND回路
本節では、NAND 回路の動作周波数、消費電力の測定を行う。NAND の回路図を図 k k に示す。図 6.3 をみればわかるように、NAND 回路は、pMOS を電源電圧から並列に 接続し、nMOS はグランドから直接に接続させている。直列の場合の抵抗は 2 倍にな り、並列の場合の抵抗は半分になる。回路の遅延時間は Ron(Cg+Cd)積で決まるので、n MOS、pMOS 場合でゲート・オン抵抗 Ronが異なると、NAND 回路の立ち上がり、立下り 時間にズレが生じ、無駄な遅延が出てしまうことになる。そこで本研究では、6.2 節 の評価をもとに、直列の場合の nMOS ゲート・オン抵抗 2Ronnと、並列の場合の pMOS の場合の pMOS ゲート・オン抵抗 Ronp/2 の値をほぼ等しくすることとした。2.5 式の 分母にゲート幅 W があり、これを調整することでゲート・オン抵抗 Ron値を変えるこ とが出来る。したがって nMOS、pMOS のゲート幅 W の比率をパラメータとして調整し 等しくする。nMOS と pMOS のゲート幅の合計値は、インバータ構成時のレイアウトを、
基準に一定となるようにした。以上より、NAND 回路用の MOSFET のデザインルールを
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設定し直すことにした。NAND 回路用 nMOSFET、pMOSFET のデザインルールを表 6.9 に、
その時の性能を表 6.10 に示す。
次に、評価方法について述べる。シミュレーションに用いた回路を図 6.4 に示す。
入力には前段のトランジスタのゲート・オン抵抗と拡散容量を考慮するためにイン バータ（6.3.1MOSFET デザインルール構成）を、出力には次段のゲート容量を考慮す るために NAND 回路を挿入した。消費電力を計測する際の入力パターンは‘00’から 1 ビットずつ変化させ‘11’になるまでを 1 周期とし、2 周期目と 3 周期目の平均電 力を測定した。動作周波数は最大遅延時間の 5 倍の逆数として与え、消費電力を測 定する際の入力動作周波数は、動作周波数とほぼ比例する値を設定した。
シミュレーション結果を表 6.11 に示す。表 6.11 より、Case1 は動作周波数 f 比 1 1.3、消費電力 P 比は 0.35、Case2 は動作周波数 f 比 1.5、消費電力 P 比は 0.05、Ca se3 は動作周波数 f 比 0.2、消費電力 P 比は 0.0005 となった。動作周波数 f 比は、6.
3.1 節の評価で述べたように、ゲート・オン抵抗 Ronが一定ではないことから MOSFET 単体での評価より半分に低下しているが、Case1 は、動作周波数 f 比は 11.3 と高い 値を示しながらも、消費電力を約 1/3 に削減した。Case2 は、動作周波数 f 比は 1.5 と Case0 と同等以上の性能を維持しながらも消費電力を約 1/20 に削減し、Case3 は、
動作周波数 f 比は 0.2 と 1/5 に低下するが、消費電力は約 1/2000 に削減した。Case 3 における P 比は、Case0 よりも動作周波数が低下しているため、消費電力の削減率 は動作周波数が低下した割合だけ、優位な条件で比較していることになるが、仮に 同一条件とするために Case3 の入力動作周波数を 5 倍として仮定しても、P 比は 0.0 025 と、約 1/400 の削減率を示していることがわかる。
図 6.3:NAND 回路図
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表 6.9：NAND ゲート用 MOSFET デザインルール
表 6.10：NAND ゲート用 MOSFET の性能
図 6.4：NAND 回路構成図
表 6.11：NAND 回路の性能
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