第 5 章 提案回路に対する設計方法と設計手順による回路設計でのシミュレーション結果
7.2 MOS FET の持つ閾値のばらつき問題について
本節ではMOS FETの閾値がばらついた場合について示す。一般的にMOS FETの閾値は製造過程に
おいて±10％程度のずれが生じるとされている。今回使用したモデルに対して一様に－10％閾値が小さ い場合をfastモデル、+10％閾値が大きい場合をslowモデルと定義する。なお5章で述べたモデルにつ
いてはTypicalモデルと定義する。図27,table12に図22で設計した場合のfast、slowモデルについて示
す。図27より一様に閾値がばらついた場合、出力電流値は変化するが、27℃時のばらつきはどのモデル
でも1％未満のばらつきに抑えることができていることがわかる。次に図22 の回路でランダムに MOS
FET の閾値がばらついたときについて示す。今回はシミュレーションを複数行う中で一番誤差の大きく なった場合を図28,table13に示す。Table13からランダムにfast, typical, slowが混在する中でも一定の 温度特性の校正を行うことが可能と考えられる。これは各モデルにおいて温度依存のなくなる点（図3に おける点：𝑉𝑝）が図29のように変化するが、今回の提案回路において𝐼𝐷− 𝑉𝐺𝑆特性の広い範囲で温度特性 を校正することができていたため、𝑉𝑝がある程度変化しても影響が少なかったと考えられる。
抵抗変化 電流値[uA]
あり 935.38
なし 994.52
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図27 fast, typical, slowモデルでの各シミュレーション値
Table.12 各モデルの出力電流値と27℃時と比較したときの誤差
Fast Typical Slow
Temperature [%]
Value [mA] Difference from 27℃
[%]
Value [mA] Difference from 27℃
[%]
Value [mA] Difference from 27℃
[%]
-50 0.812 1.00 0.789 0.64 0.767 0.26
-30 0.809 0.62 0.787 0.26 0.766 0.13
0 0.805 0.12 0.785 0.13 0.764 0.13
27 0.804 0 0.783 0 0.765 0
50 0.803 0.12 0.783 0 0.766 0.13
80 0.803 0.12 0.785 0.13 0.768 0.39
100 0.805 0.12 0.786 0.4 0.770 0.65
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図28 fast, normal, slowモデルが混ざった場合の各シミュレーション値
Table.13出力電流値と27℃時と比較したときの誤差
図29 fast, typical, slowモデルにおける𝐼𝐷− 𝑉𝐺𝑆特性 Temperature [℃] Value [mA] Difference from 27℃ [%]
-50 0.809 1.00
-30 0.805 0.62
0 0.800 0.12
27 0.801 0
50 0.801 0
80 0.802 0.12
100 0.802 0.12
56 参考文献
(１) 上野憲一 廣瀬哲也 「MOSFETのしきい値電圧を参照した基準電圧源回路」
(２) Tatsuya Abe, Hitoshi Tanimoto “A Simple Current Reference with Low Sensitivity to Supply Voltage and Temperature” (June 2017)
(３) C. Yoo, J.park “CMOS current reference with supply and temperature compensation” June 2007 (４) 谷口研二 STARC-アナログ講座 株式会社半導体理工学研究センター CMOSアナログ回路講
座
(５) 松澤昭 STARC-アナログ講座 株式会社半導体理工学研究センター CMOSアナログ回路講座 (６) オンセミコンダクタ0.25プロセスデータ
(https://www.onsemi.jp/PowerSolutions/content.do?id=16683)
(７) R.JACOB BAKER “CMOS Circuit Design, Layout, and Simulation, Third Edition”
(http://cmosedu.com/cmos1/cmosedu_models.txt)
謝辞
本研究を進めていくにあたって大変丁寧なご指導をいただきました群馬大学の小林春夫教授、桑名杏奈 助教授に心より御礼申し上げます。(株)ソシオネクストの塩田良治様には時間デジタイザの高性能化に 関する共同研究において様々なアドバイスやご指摘をいただき心より御礼申し上げます。(株)ジーダッ トの皆様には温度不感型MOS定電流源に関する共同研究においてEDAの提供、提案回路に対する様々 なアドバイスやご指摘を頂き、心よりお礼申し上げます。また石川信宣技官には研究面でのサポートや アドバイスをしていただき心より御礼申し上げます。
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研究実績
学術論文誌および研究発表
[1] 井田貴士、小澤祐喜、姜 日晨、小林 春夫、塩田 良治
「2ステップ逐次比較時間デジタイザの自己校正法とトリガ回路の検討」
回路とシステム研究会（：CAS） 2016年10月27日
[2] T. IDA, Y. OZAWA, J. RICHEN, H. KOBAYASHI, R. SHIOTA
“Self-Calibration and Trigger Circuit for Two-Step SAR TDC”
3rd International Symposium of Gunma University Medical Innovation and 8th International Conference on Advanced Micro-Device Engineering (: GUMI & MADE 2016)
KIRYU, JAPAN (Dec 9, 2016)
[3] 井田貴士、小澤祐喜、姜 日晨、小林 春夫、塩田 良治
「逐次比較時間デジタイザの高性能化の検討」
第7回 電気学会 東京支部 栃木・群馬支所 合同研究発表会 2017年3月3日 [4] 櫻井 翔太郎, 滝上 征弥, 井田 貴士, 小澤祐喜, 小林 春夫, 塩田 良治
「多段構成オシロスコープ・トリガ回路の検討」
第7回 電気学会 東京支部 栃木・群馬支所 合同研究発表会 2017年3月3日
[5] 井田貴士，小澤祐喜，櫻井翔太郎，姜日晨，築地伸和（群馬大学，塩田良治（Socionext Inc.)，小林 春夫（群馬大学）
「逐次比較近似時間デジタイザを用いたタイミング試験回路の検討」
LSIとシステムのワークショップ 2017, ポスターセッション、東京 (2017年5月16日)
[6] T. IDA, Y. OZAWA, J. RICHEN, S. SAKURAI, S. TAKIGAMI, N. TSUKIJI, H. ARAI, R. SHIOTA, H. KOBAYASHI
“ARCHITECTURE OF HIGH PERFORMANCE SUCCESSIVE APPROXIMATION TIME DIGITIZER”
IEEE International Symposium on Intelligent Signal Processing and Communication Systems 2017, XIAMEN, CHINA (Nov 8, 2017)
[7] Shotaro Sakurai, Seiya Takigami, Takashi Ida, Yuki Ozawa, Nobukazu Tsukiji, Yasunori Kobori, Haruo Kobayashi, Ryoji Shiota,
“STUDY OF MULTISTAGE OSCILLOSCOPE TRIGGER CIRCUIT,”
IEEE International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS), Xiamen, China (Nov. 6-9, 2017).
[8] Yuki Ozawa, Takashi Ida, Shotaro Sakurai, Richen Jiang, Rino Takahashi, Haruo Kobayashi, Ryoji Shiota,
”SAR TDC ARCHITECTURE FOR ONE-SHOT TIMING MEASUREMENT,”
IEEE International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS), Xiamen, China (Nov. 6-9, 2017).