以下の項では、レベリング機能を搭載していないDDR3 SDRAMインタフェースで最 適のシグナル・インテグリティを得るために、DDR3 SDRAMコンポーネント・イン タフェース側で使用される終端、およびレベリング機能を搭載していない PHY を使 用したときにArria II GXデバイスで使用できるさまざまな終端機能について説明しま す。
レベリング機能を搭載していないDDR3 SDRAMコンポーネント・インタフェースは、
レベリング機能を搭載していないDDR2 SDRAMインタフェースとまったく同様に配 線されるので、DDR2 SDRAMインタフェースの推奨事項が適用されます。
Arria II GX FPGA
のDQS、DQ、および DM
の終端DDR2（差動DQSモード）とDDR3 SDRAMを比較した場合、DQS、DQ、およびDM 信号の終端、トポロジー、およびレイアウトはまったく同じです。
Arria II GXデバイス上に配置された、レベリング機能を搭載していないDDR3 SDRAM は、任意のDDR2 SDRAMコンポーネント・インタフェースとまったく同一のものと して扱ってください。
メモリ・エンド終端（表 1 および表 2）も適用されます。ただし、「AN 408 DDR2 Memory Interface Termination, Drive Strength, Loading, and Design Layout Guidelines」に記 載されているFPGAエンド終端設定を使用してください。
Arria II GXデバイスではダイナミックOCT機能を提供していないため、回線のFPGA の最後には、VTTへの50 Ω並列ディスクリート終端を使用してください。
f 詳細は、32ページの「レイアウトに関する考慮事項（レベリング機能なし）」を参照 してください。
Arria II GX FPGA
のメモリ・クロックの終端メモリ・クロックは単方向信号です。レベリング機能を搭載していないDDR3 SDRAM コンポーネントを使用する場合は、差動SSTL18クラスIを差動SSTL15クラスIに 置き換えて、DDR2 SDRAM コンポーネントに使用する終端とトポロジーを模倣して ください。
f コンポーネントの終端およびFPGAドライブ強度設定について詳しくは、20ページの
「DDR3 SDRAMコンポーネントのメモリ・クロック」および「AN 408D: DDR2 Memory Interface Termination, Drive Strength, Loading, and Design Layout Guidelines」を参照して ください。
Arria II GX FPGA
のコマンドとアドレスの終端コマンドおよびアドレスは単方向信号です。レベリング機能を搭載していないDDR3 SDRAMコンポーネントを使用する場合は、差動SSTL18クラスIを差動SSTL15ク ラスIに置き換えて、DDR2 SDRAMコンポーネントに使用する終端とトポロジーを 模倣してください。
f コンポーネントの終端およびFPGAドライブ強度設定について詳しくは、21ページの
「DDR3 SDRAM コ ン ポ ー ネ ン ト の コ マ ン ド と ア ド レ ス」お よ び「AN 408: DDR2 Memory Interface Termination, Drive Strength, Loading, and Design Layout Guidelines」を参 照してください。
概要
この項では、レベリング機能を搭載していないDDR3 SDRAMコンポーネントを用い た設計を行う際に最適なパフォーマンスを得るために使用するI/O規格、ドライブ強 度、終端、およびトポロジーについて説明します。トポロジーは、コマンド、アドレ ス、およびクロック信号ではより困難ですが、前世代のDDR2 SDRAMインタフェー スほど難しくはなく、同じ要件が使用されます。
レイアウトに関する考慮事項（レベリング機能なし）
この項では、レベリング機能を搭載していないDDR3 SDRAMコンポーネント・イン タフェースの設計に関する全般的なレイアウト・ガイドラインについて説明します。
このガイドラインはボード・レイアウトの計画に役立ちますが、必ず順守すべき厳密
f 詳細は、「AN 408: DDR2 Memory Interface Termination, Drive Strength, Loading, and Design Layout Guidelines」を参照してください。
DDR2バッファなしDIMMのJEDECトポロジーを模倣するときは、ロー・カードA
～Cがバランスのとれたシンメトリカルなトポロジーであり、最適なパフォーマンス が得られるため、これらのロー・カードのみを使用することをお勧めします。ロー・
カードD～Fはシンメトリカルではなく平坦なソリューションなので、できるだけ使 用しないでください。
DDR2 SDRAM コンポーネントのガイドラインに従う際には、DDR3 の I/O 規格は SSTL18 ではなく SSTL15 となります。DDR3 SDRAM コンポーネントには、高度な ODT機能や出力ドライブ強度機能が備わっています。これらの機能を使用すれば、レ ベリング・ソリューションを使用せずにDDR3 SDRAMコンポーネントのSIパフォー マンスを、標準のDDR2実装のSIパフォーマンス以上に向上させることができます。
1 アルテラのタイミング解析では、シングル・ランクDDR3 SDRAMの設計のみを前提 としています。デュアル・ランクまたはクワッド・ランクの設計ではタイミングの ディレーティングが必要になります。マルチランク・トポロジーおよびレイアウト・
ガイドラインについて詳しくは、「AN 444: Dual DIMM DDR2 SDRAM Interface Design Guidelines」を参照してください。
結論
DDR3 SDRAM および Stratix III と Stratix IV FPGA の新機能を使用すれば、DDR3
SDRAMの設計プロセスを簡素化できます。フライバイ・デイジー・チェイン・トポ
ロジーを使用すると、レベリングを実現するためにデータパスおよびコントローラの 設計が複雑になりますが、パフォーマンスが大幅に向上し、DDR3 SDRAMのボード・
レイアウトが簡素化されます。
より最適なソリューションが得られる可能性がある場合や、必要な電気インタフェー ス規格には対応しているが、必要なリード・レベリングとライト・レベリング機能に は対応していないデバイスを使用する場合は、レベリング機能を搭載していない
DDR3 SDRAMコンポーネントも設計に使用できます。
アルテラのFPGAおよびDDR3 SDRAM ALTMEMPHYメガファンクションを使用す ることで、データパスの設計を簡素化できるだけでなく、レベリング機能を使用する 設計では、より高度なDDR3 SDRAMパフォーマンスとわかりやすいボード設計とい う利点を、レベリング機能を使用しない設計ではDDR3 SDRAMコンポーネントの低 電力とコスト・パフォーマンスという利点をそれぞれ享受できます。
参考文献
このアプリケーション・ノートでは、以下のドキュメントを参照しています。
JEDEC Standard Publication JESD79-3A, DDR3 SDRAM Specification, JEDEC Solid State Technology Association
AN 408: DDR2 Memory Interface Termination, Drive Strength, Loading, and Design Layout Guidelines
AN 436: Stratix IIIデバイスの DDR3 SDRAM インタフェース実装のためのデザイ ン・ガイドライン
AN 444: Dual DIMM DDR2 SDRAM Interface Design Guidelines
「Stratix IIIデバイス・ハンドブックVolume 1」の「Stratix IIIデバイスの外部メモリ・
インタフェース」の章
「Stratix IIIデバイス・ハンドブックVolume 1」の「Stratix IIIデバイスのI/O機能」の章
「Stratix IVデバイス・ハンドブックVolume 1」の「Stratix IVデバイスの外部メモリ・
インタフェース」の章
「Stratix IVデバイス・ハンドブックVolume 1」の「Stratix IVデバイスのI/O機能」の章
Micron Technical Note TN41-04: DDR3 Dynamic On-Die Termination Introduction
Micron Technical Note TN41-08: DDR3-1066 Memory Design Guide for Two-Dimm Unbuffered Systems
TN-41-02 DDR3 ZQ Calibration, Micron
TN-41-04 DDR3 Dynamic On-Die Termination, Micron
TN47-06: Updated JEDEC DDR2 Specifications, Micron
TN47-17: DDR2 SODIMM Optimized Address/Command Nets, Micron
TN47-19: DDR2 (Point-to-Point) Features and Functionality, Micron
TN47-20: Point-to-Point Package Sizes and Layout Basics, Micron
Consumer Electronics are Changing the Face of DRAMs, Jody Defazio, Chip Design Magazine, June 29, 2007
DDR3 ODT and Dynamic ODT, JEDEC DDR3 2007 Conference, Oct 3-4, San Jose, CA.
PC3-6400/PC3-8500/PC3-10600/PC3-12800 DDR3 SDRAM Unbuffered DIMM Design Specification, July 2007, JEDEC Solid State Technology Association
改訂履歴
表6に、このアプリケーション・ノートの改訂履歴を示します。
表6. 改訂履歴
日付およびドキュメント・
バージョン 変更内容 概要
2009年5月 v1.1 レベリング機能を搭載して いないDDR3 SDRAMコン ポーネントに対応。
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2008年6月 v1.0 初版 —