IN A
B
C
《 配線遅延 》 《 セル遅延 》
D
CLK
Q
Q
セットアップ時間とホールド時間
入力信号
クロック
セットアップ時間 ホールド時間
セットアップ時間 ( Set up time )：
クロックのアクティブエッジ（立上りor立下がり）で、データを 読み込む為に必要なデータ 準備時間
ホールド時間 ( Hold time )：
クロックのアクティブエッジ（立上りor立下がり）で、データを
読み込む為に必要なデータ 保持時間
①配線遅延
②セル遅延
F/F
Q
CLK
F/F Q
① ② ① ② ① ② ①
FF間でクロックの１周期内でデータを正しく受け渡す条件：
クロック周期 ＞ 前段ＦＦのセル遅延
＋ 配線遅延の合計（上図①）
＋ セル遅延の合計（上図②））
＋ 後段ＦＦのセットアップ時間
同期回路の遅延計算
性能向上（高速動作）のための対策例：
・素子性能の向上（セル遅延、セットアップ時間の改善等）
・クリティカルパス（最大遅延パス）の改善
組み合わせ回路
出力がそのときの入力の状態のみで決まる回路
－ 出力が回路の以前の動作に依存しない、すなわち、情報を
記憶しない回路で、入力の組み合わせにより出力が決定される
主な組合せ回路
－ マルチプレクサ（セクター回路）
－ デマルチプレクサ（分配回路）
－ デコーダ（復号化回路）
－ エンコーダ（符号化回路）
－ 演算回路（加算器等）
－ コンパレーター（一致検出回路）
エンコーダ
０ １ ２ ３ ４ ５ ６ ７ ８ ９ ２3 ２2 ２1 ２0
２進出力
１０進入力
Out
SELS D
A B C
In
D A B C マルチプレクサ
順序回路
ある時刻 tの出力Ｙ（t）が、入力Ｘ（ｔ）と内部状態Ｑ（ｔ）に
依存する論理回路 Ｙ（ｔ）＝ f （Ｘ（ｔ）,Ｑ（ｔ）） ⇒ 組合せ回路＋レジスタ
－非同期式： 回路動作が任意の時刻に発生する入力変化と
その順序（状態）だけに依存する順序回路 －同期式： 回路動作がクロックに同期する順序回路
-
信号（０または１）を一時的に保持する回路-
タイミングを制御するクロック信号に同期して動作する（非同期もあり）■ ラッチ
クロック信号がアクティブである間、入力を出力にそのまま出力し、
クロック信号がインアクティブに変化する時の値を保持する回路
■ フリップフロップ（同期型）
クロック信号の立ち上がりまたは立ち下りの瞬間（エッジ）の
ラッチとフリップフロップ
レジスタ同士が、違うクロックで動作する
→
回路全体が簡素化でき、クロック周期を気にせず設計できるが、僅かタイミングのずれでグリッジを発生させやすく、誤動作を起こしやすい。温度依存性も高い。
［利点｣
軽い回路には手軽に使える。必要な時にしかラッチクロックが起きないので費電流が少ない。
［欠点］
大規模回路では、予期せぬタイミングトラブルがいろいろな所で発生し、クロック制御の同期式／非同期式論理回路
レジスタ同士が、同じクロックに同期して動作する。
→
クロック周期を前提に回路を考えればよいので、楽に設計できる［利点］
タイミング調整をあまり考えなくていいので大規模回路に向いている。［欠点］
・クロック信号の分配に細心の注意が・多数のゲートが同時に動作するので、電源電圧、動作速度に影響がある ・回路規模が大きくなる傾向がある
電力消費と発熱が増加、サイズによるコスト増加、遅延の増加
等非同期式論理回路
同期式論理回路
D-LatchとD-FF
D
ドキュメント内
論理回路設計
(ページ 94-100)