• 検索結果がありません。

V L S 1メ モ リ の 高 速 化 大 規 模 化 多 様 化 高 信 頼 化 に 対 す る テ ス ト の 効 率 化 に 関 す る 基 礎 的 研 究 に つ い て 第 2章 か ら 第 6章 に わ た っ て 述 べ た。本章では,

本 研 究 で 得 ら れ た 結 果 を 総 括 し て 以 下 に 示 す 。

高 速 化 に 対 し て は L S 1テ ス タ に よ る タ イ ミ ン グ 測 定 に 関 し 測 定 精 度 の 向 上 を , 高 速V L S 1メ モ リ で 実 現 し た。 (2章)

( 1 ) 伝 送 線 路 の 特 性 イ ン ピ ー ダ ン ス の 不 整 合 に よ り タ イ ミ ン グ 測 定 精 度 が 悪 化 す る こ と を シ ミ ュ レ ー シ ョ ン 解 析 並 び に

VL  S  1

を 測 定 す る こ と に よ り 明

らカ刈こした 。

( 2 ) タ イ ミ ン グ 測 定 精 度 の 向 上 お よ び 高 速 テ ス ト の 実 施 を 効 率 的 に 実 現 す る た め に 電 流 注 入 法 を 提 案 し た。

( 3 ) 本 手 法 は L S 1テ ス タ の 従 来 機 能 を 利 用 し て 実 現 で き る こ と を シ ミ ュ レ ー シ ョ ン 解 析 に よ り 確 認 し た。

(  4 

) 本 手 法 を

VL  S 1

メ モ リ の タ イ ミ ン グ 測 定 に 適 用 し 従 来 の テ ス ト 周 期 は 18MHzで、までであったが 100品目z以 上 の 高 速 化 が 実 現 し , 電 圧 の 歪 幅 が 約 4 0 %改 善 す る こ と を 実 証 し た 。

大 規 模 化 に 関 し , チ ッ プ 面 積 の 縮 小 化 に 伴 う , 多 ピ ン 化 ・ 狭 隆 化 す る 電 極 パ ッ ド に 対 す る プ ロ ー ビ イ ン グ 手 法 に 関 し て 次 の 結 論 を 得 た 。 (3章)

( 1 ) 従 来 の プ ロ ー ピ ィ ン グ 手 法 は パ ッ ド ピ ッ チ が 100μffi, パ ッ ド 数 は 30  0個 が 限 界 で あ る こ と を 各 種 の 実 験 結 果 よ り 明 ら か に し た 。

(  2 

) 多 ピ ン 化 ・ 狭 隆 化 の プ ロ ー ピ ィ ン グ を 容 易 に す る た め に 写 真 製 版 技 法 に よ り パ ッ ド ピ ッ チ 80μffi, パ ッ ド 数480個 を 有 し た 新 構 造 プ ロ ー プ カ ー ドを試作した。

( 3 ) 新 構 造 プ ロ ー ブ カ ー ド を デ バ イ ス に 適 用 す る こ と に よ っ て , 電 気 的 特 性 , 機 械 的 特 性 は 従 来 プ ロ ー プ カ ー ド と 等 価 な こ と を 確 認 し た 。

(  4 

) 本 構 造 の プ ロ ー プ カ ー ド は 将 来 の 超 多 ピ ン ・ 狭 降 パ ッ ド に 対 す る プ ロ ー ビ イ ン グ を 容 易 に 実 現 で き る と 考 え る 。

大 規 模 内 蔵 メ モ リ の テ ス ト 時 間 短 縮 化 に 対 し , テ ス ト 回 路 の 提 案 と テ ス ト パ タ ー ン と 内 蔵 メ モ リ 構 成 の 関 係 を 明 ら か に し た 。 (4章)

( 1 ) 大 規 模 メ モ リ に 対 し , テ ス ト パ タ ー ン を 容 易 に 生 成 す る た め に ス キ ャ ン パ ス シ フ ト レ ジ ス タ で 構 成 し た テ ス ト 回 路 を 提 案 し た 。

(  2 

) 本 提 案 に よ る テ ス ト 回 路 は 従 来 の マ ー チ パ タ ー ン と 同 等 の 検 出 能 力 を 有 し た 擬 似 乱 数 パ タ ー ン を 容 易 に 発 生 で き る こ と を 明 ら か に し た 。

(  3 

) テ ス ト 時 間 の 主 要 因 で あ る テ ス ト サ イ ク ル 数 を 解 析 し た と こ ろ , 従 来 の マ ー チ パ タ ー ン に 比 べ 擬 似 乱 数 パ タ ー ン は す べ て の メ モ リ 構 成 に 対 し , 必 ず テ ス ト サ イ ク ル 数 は 削 減 し , メ モ リ の 大 規 模 化 と 共 に そ の 削 減 効 果 は 顕 著 と な る こ と が 判 明 し た ( 最 大 で 8 0 %の削減となる)。

( 4 )   LSI

メ モ リ テ ス タ の ベ ク タ 格 納 領 域 を 有 効 に 使 用 す る た め に , テ ス ト サ イ ク ル 圧 縮 率 な ら び に テ ス ト ベ ク タ 圧 縮 率 を 指 標 と し て 導 入 す る こ と に よ

り,そ使用効率を定量化した。

( 5 ) 被 テ ス ト 内 蔵 メ モ リ 構 成 に 対 し , 各 種 テ ス ト パ タ ー ン , 各 テ ス ト パ タ ー ン 記 述 法 を パ ラ メ ー タ と し た テ ス ト 時 間 算 出 式 を 導 入 す る こ と に よ り , テ ス ト 時 間 を 定 義 し , テ ス ト 時 聞 が 最 小 と な る 大 規 模 内 蔵 メ モ リ 構 成 と テ ス ト パターン種類の相互関係を明らかにした。

V L S 1メモリの多様化に関し, V L S 1メ モ リ 評 価 用 テ ス ト プ ロ グ ラ ム の 効 率 的 な 作 成 を 可 能 と す る プ ロ グ ラ ミ ン グ 構 造 を 明 ら か に し た 。 (5章)

( 1 )   VLSI

メ モ リ 評 価 用 テ ス ト プ ロ グ ラ ム を モ ジ ュ ー ル 化 し た 構 造 と し , 一 定 の 書 式 に し た が っ て 記 述 す る こ と で テ ス ト プ ロ グ ラ ム の 作 成 が 容 易 と な る の で 新 た な V L S 1メ モ リ に 対 応 す る テ ス ト プ ロ グ ラ ム 作 成 が 可 能 と な る 。 そ の た め , 短 時 間 でV L S 1メ モ リ 評 価 用 テ ス ト プ ロ グ ラ ム が 作 成 可 能 と な り , テ ス ト プ ロ グ ラ ム 作 成 時 間 は 従 来 の 2 0 %と な り , 飛 躍 的 に 作 成時間が短縮できることを確認した。

( 2 ) 本 構 造 に し た が っ て 作 成 し たVL S 1メ モ リ の テ ス ト プ ロ グ ラ ム は , 汎 用 性 を 備 え る と 共 に VL S 1メ モ リ に 固 有 の 評 価 項 目 に 効 率 よ く 対 応 で き る ことを

DRAM

SRAM

, 

EEPROM

な ど の テ ス ト プ ロ グ ラ ム 作 成 お よび評価に適用して確認した。

(  3 

) テ ス ト プ ロ グ ラ ム の 操 作 を 共 通 化 し メ ニ ュ ー 表 示 を 基 に し た 対 話 形 式 の 操 作とすることによって,

V  L  S  1

メモリの評価に要する時間が削減でき,

評 価 お よ び 解 析 の 効 率 化 が 実 現 で き る こ と を 確 認 し た 。

V L S 1メ モ リ の 不 良 解 析 に 対 し , 解 析 の 自 動 化,効 率 化 を 実 現 す る た め に 解

‑78‑

析専用の電子ビームテスタを開発し, V L S 1メ モ リ に 適 用 し て そ の 有 効 性 を 明 ら か に し た 。 (6章)

( 1 )   VLSI

メ モ リ の 代 表 的 な 不 良 モ ー ド と チ ッ プ 内 部 の 不 良 発 生 場 所 に は 相 関関係が存在することを示した。

( 2 ) 不 良 ア ド レ ス 番 地 か ら チ ッ プ の 位 置 を (X,y) 座 標 に 変 換 す る こ と で 観 測 ( 電 子 ビ ー ム 照 射 ) 場 所 を 自 動 的 に 抽 出 で き る こ と を 示 し た 。

( 3 ) 電 子 ビ ー ム に よ る 観 測 デ ー タ を 自 動 採 取 す る た め に 採 取 フ ロ ー を ア ル ゴ リ ズ ム 化 し , ウ ェ ー ハ プ ロ ー プ ス テ ー ジ を 利 用 し た チ ッ プ 移 動 に よ り 膨 大 な 観 測 デ ー タ の 自 動 採 取 が 可 能 と な る こ と を 示 し た 。

( 4 ) 開 発 し た 電 子 ビ ー ム テ ス タ に よ り VL S 1メ モ リ の 解 析 デ ー タ 採 取 を 実 施 し , 採 取 時 間 は 従 来 の 約

19

分の

l

に短縮し,その有効性を実証した。

以 上 , 高 精 度 な 測 定 手 法 の 提 案 と 実 現 , 微 細 構 造 を 有 し た テ ス ト 治 具 の 試 作 , デ バ イ ス の テ ス ト 容 易 化 設 計 の 提 案 評 価 用 テ ス ト プ ロ グ ラ ム の 新 構 造 の 提 案 と 実 現 , お よ び 不 良 解 析 に 特 化 し た シ ス テ ム の 開 発 を 行 い , V L S 1メ モ リ の 高 速 化 , 大 規 模 化 , 多 様 化 , 高 信 頼 化 に 対 す る テ ス ト の 効 率 化 に 対 す る 指 針 を 得 る こ

とができた。

‑79‑

謝 辞

本 論 文 を 結 ぶ に あ た り , 終 始 御 懇 篤 な る 御 指 導 と 御 鞭 捷 を 賜 っ た 徳 島 大 学 工 学 部 電 気 電 子 工 学 科 牛 田 明 夫 教 授 に 喪 心 よ り 御 礼 申 し 上 げ ま す。

更 に , 本 論 文 の 作 成 に あ た り , 数 々 の 有 益 な 御 教 示 と 御 忠 告 を 賜 っ た 徳 島 大 学 工 学部 電 気 電 子 工 学 科 木 内 陽 介 教 授 , な ら び に 為 貞 建 臣 教 授 に 深 く 感 謝 申 し 上 げ ま す。

一方 , 本 研 究 の 機 会 を う え で 頂 い た 三 菱 電 機 株 式 会 社 取 締 役 映 像 情 報 事 業 本 部 副 本 部 長 中 野 隆 生 博 士 同 株 式 会 社 半 導 体 事 業 本 部 参 与 ( 前 シ ス テ ム LS 1 

開 発 研 究 所 所 長 ) 堀 場 康 孝 博 士 , 同 株 式 会 社 半 導 体 事 業 本 部 マ イ コ ン A S 1  C事 業 統 括 部 参 与 茅 野 晋 平 博 士 , な ら び に 同 株 式 会 社 元 技 術 研 修 所 所 長 蒲 生 容 仁 博 士 に 御 礼 申 し あ げ ま す 。

ま た , 木 研 究 に あ た っ て 終 始 御 指 導 と 御 討 論 を 頂 い た 三 菱 電 機 株 式 会 社 シ ス テ ムLS 1開 発 研 究 所 所 長 土 橋 宏 二 氏 , 同 研 究 所 副 所 長 松 本 平 八 博 士 , 同 研 究 所 LS 1設 計 開 発 第 二 部 部 長 角 正 氏 , 同 研 究 所 企 画 グ ル ー プ グ ル ー プ マ ネ ー ジャ 徳 田 健 博 士 , 同 株 式 会 社 半 導 体 事 業 本 部 メ モ リ 事 業 統 括 部 メ モ リ

1C

第 二部 部 長 穴 見 健 治 博 士 , 同 株 式 会 社 技 術 研 修 所 参 事 蔵 満 洋 一 博 士 , な ら び

に 菱 光 コ ン ピ ュ ー タ シ ス テ ム 株 式 会 社 部 長 早 坂 吉 昭 氏 に 深 甚 の 謝 意 を 申 し あ げ ま す。

ま た , 本 論 文 に お け る 数 々 の 分 析 , 解 析 に 御 協 力 頂 き 有 益 な 御 討 論 を し て 頂 い た三菱 電 機 株 式 会 社 シ ス テ ム LS 1開 発 研 究 所 グ ル ー プ マ ネ ー ジ ャ 岡 田 圭 介 氏 , 荒 川 隆 彦 氏 , 同 研 究 所 主 幹 田 中 宏 氏 , 同 研 究 所 主 事 前 野 秀 史 氏 , 高 木 亮一 氏 , 同 株 式 会 社

UL  S  1

開 発 研 究 所 主 事 浜 田 光 洋 氏 , 同 株 式 会 社 半 導 体 事 業 本 部 基 盤 技 術 統 括 部 課 長 西 村 安 正 博 士 , 同 統 括 部 技 師 石 井 達 也 氏 ,

岡 本 部 マ イ コ ン A S I C事 業 統 括 部 課 長 小 林 稔 史 氏 , な ら び に 同 統 括 部 主 事 沢 田 圭一 氏 に 感 謝 致 し ま す 。

最 後 に , 本 研 究 の 遂 行 に あ た り , 終 始 有 益 な 御 討 論 と 御 協 力 を 頂 い た 徳 島 大 学 工 学 部 電 気 電 子 工 学 科 坂 本 明 雄 教 授 , 三 菱 電 機 株 式 会 社 シ ス テ ム LS 1開 発 研 究 所 , 同 UL S 1開 発 研 究 所 , 同 株 式 会 社 半 導 体 事 業 本 部 な ら び に ア ド パ ン テ

ス ト 株 式 会 社 の 関 係 各 位 に 心 か ら 感 謝 い た し ま す 。

参 考 文 献

( 1 ‑ 1)  J.Bardeen and W.H.Brattain:" The Transistor, A Semiconductor Triode  ,"

Physical Review,vo1.74,pp.230‑231 (1948) 

( 1 ‑ 2) W.H.Brattain and J.Bardeen:"Nature of the Forward Current in Germanium  Point Contact", Physical Review,vo1.74,pp.231‑232 (1948) 

( 1 ‑ 3) W.Shockley and G.L.Pearson:" Modulation of Conductance of Thin Films  of Semi‑Conductors by Surface Charges  ,"Physical Review,vo1.74,pp.232‑233  (1948) 

( 1 ‑ 4) J.S.Kilby US Patent 3,138,743 June 23 (1964)  ( 1 ‑ 5) J.A.Hoemi US Patent 3,025,589 Mar.20 (1962) 

( 1 ‑ 6) B.Gunning,L.Yuna,T.Nguyen and T.Wong:" A CMOS Low‑Voltage‑Swing  Transmission‑Line Transceiver  ,"ISSCC Dig.Tech.Papers,pp.42‑43 (1992).  ( 1 ‑ 7) N.Kushiyama,S.Ohshima,D.Stark,K.Sakurai,S.Takase,T,Furuyama,R.Bah,

J.Dill

onJ.GasbarπTOM.Griffin

'

500Mbyt.e/secData‑Rate 512Kbitsx 9 D孔屯M Using a Novel IJO Interfaceピ1H', Symp.on VLSI Circuit Di

g.Tech.Papers,pp.66‑67 (1992) 

( 1 ‑ 8) 山田通裕,小西康弘:

I

高速1/0インターフェースの最近の動向」電子通信 情 報 学 会 集 積 回 路 研 究 会 ICD95‑31,PP.1‑8,(1995) 

( 1 ‑ 9)DECStandard No.8‑X:"SSTL(Stub Series‑Terminated Transceiver Logic)  A Center Termination Based Interface Standard for Digital In臼gratedCircuit Draft 

Rev.2.0 " (1995) 

( 1 ‑1 0) IEEE PI596.3,IEEE 1596防 泊 l .05:"IEEE Draft Standard for Low‑Voltage  Differentia1 Signa1s(LVDS) f  or Sca1able Coherent Interface(SCI)", 1995  ( 1 ‑1 1)  W.Regitz and J.Karp:" A three transistor cell,1024 bit,500ns MOS R品'1", 

ISSCC Dig.Tech.Papers,pp.4243(1970) 

( 1 ‑ 1 2) M.Horiguchi,T.Sakata,T.Sekiguchi,S.Ueda,H.Tanaka,E.Yamasaki,Y.Nakagome,  M.Aoki,T.Kaga,M.Ohkura,R.Nagai,F.Murai,T.Tanaka,S.lijima,N.Yokohama, 

Y.Gotoh,K.Shoji,T.Kisu,H.Yamashita,T.Nishida and E.Takeda:" An Experimenta1 

220MHz 1Gb DRAM", ISSCC Dig.Tech.Papers,pp.252‑253 (1995). 

( 1 ‑ 1 3) T.Sugibayashi,I.Naritake,S.Utsugi,K.Shibahara,R.Oikawa,H.Mori,S.lwao,  T .Murotani,K.Koyama,S .Fukuzawa, T .Itani,K.Kasama, T. Okuda,S .Ohya,  M.Ogawa:" A 1Gb DRAM for File Application", ISSCC Dig.Tech.Papers,  pp.254‑257 (1995). 

( 1 ‑ 1 4) S.lshimoto,A.Nagami,H.Watanabe,J.Kiyono,H.Hirakawa,andY.Okuyami: 

"A 256K Dual Port Memory",ISSCC Dig.Tech.Papers,pp.3839(1985).  ( 1 ‑ 1 5) H.Ikeda,A.Tsujimoto,Y.Sato,J.Tajima工Adachi,K.Hamaguchi,

N .Fukuhara,aandM

FieldMemorηy",1990 Symp.on VLSI Circuit Di沼g.Tech.Papers♂,pp.11‑12 (1990) 

( 1 ‑ 1 6) T.Shimizu,J.Korematsu,M.Sato,H.Kondo,S.lwata,K.Sawai,N.Okumura, 

K.lshimi, Y.N akamoto,M.Kumanoya,K.Dosaka,A. Yamazaki, Y.A jioka且TSlota, Y.Nunomura,T 

with 16MbDRAM','川ISSCCDi培g.Tech.Papers♂,pp.216ι‑217(1996)ト

( 1 ‑1 7) Lisa Deeπ:" Automatic Calibration for a SITest System

Proc.IEEE Int. Test  Con,.fpp.181‑187 (1983) 

(ωl 一1 8) M.CatalanoR.Feldman1R.Kru1tiaans勾kC)yand R.Swan:" Individual Signal Path 

Calibration for Maximum Timing Accuracy in a High Pincount VLSI Test System",  Proc. IEEE Int. Test Conf.,pp.188192(1983) 

( 1 ‑ 1 9) L.J.Grasso, C.E.Morgan, M.A.Peloquin and F.Rajan:" A 250MHz Test System's  Timing and Automatic Calibration",Proc. IEEE lnt. Test Con,.fpp.7684(1987)  ( 1 ‑ 2 0) Marc Mydill:" A Generic Procedure for Evaluating VLSl Test System Timing 

Accuracy", Proc. IEEE Int.  Test Conf.,pp.214‑225 (1987) 

( 1 ‑ 2 1)  C.R.Saikley and Rick Muething:" A Rapid,Low‑cost Technique for Precise AC  Calibration in a Focused ASIC Tester",Proc. IEEE lnt. Test Con,.fpp.766‑771 

(1987) 

( 1 ‑2 2) Marc Mydill:" Standardization of A1E Timing Accuracy Specifications", Proc. IEEE  Int. Test Conf.,pp.193‑194 (1988) 

‑82‑

( 1 ‑2 3) K.Skala:" Continua1 Autoca1ibration For Timing Accuracy", Proc. IEEE Int. Test  Conf.,pp.111116(1980) 

( 1 ‑ 2 4) S.Sugamori, K.Yoshida, H.Maruyama, S.Kamata and Tldo:"Ana1ysisand  Definition of Overall Timing Accuracy in VLSI Test System:" Proc. IEEE Int. Test 

Conf.,pp.143‑153 (1981) 

( 1 ‑ 2 5) M.R.Barber:"Subnanosecond Timing Measurements on MOS devices Using Modem  VLSl Test Systems" , Proc. IEEE Int. Test Conf.,pp.170‑180 (1983) 

( 1 ‑ 2 6)  M.R.Barber:" Fundamental Timing Problems in Testing MOS VLSI on Modem  Aτ'E",  IEEE Design & Test of Computers,vol.l,No.3, pp.9097(1984) 

( 1 ‑ 2 7) D.Petrich:" Achieving Accurate Timing Measurements on TIL/CMOS Devices",  IEEE Design & Test of Computers,vo1.3,No .4,pp.33‑42 (1986) 

(1‑28)  (株)アドパンテスト編: iT 5 3 6 5メモリテストシステム一般仕様 書

J

MANUAL NO.8204838‑05 (1993) 

( 1 ‑2 9) R.H.Dennard,F.H.Gaensslen,H.N.Yu,V.Rideout,E.Passous and A.R.Le Blanc:川 Design oflon‑Implanted MOSFET's with Very Small Physica1 Dimensions", IEEE. 

J.  Solid‑State Circuits, Vo1.9, No.5,pp.256‑268 (1974) 

( 1 ‑3 0) N.Nadeau,S.Perreault:" An Analysis of Tungsten Probes' effect on Yield in A  Production Wafer Probe Environment", Proc. IEEE Int. Test Conf.,pp.208‑215  (1989) 

( 1 ‑ 3 1) B.Lesllie,F.Matta:"乱伍MBRANEPROBE CARD TECINOLOGY",Proc. IEEE  Int.  Test Conf.,pp.601‑607 (1988) 

( 1 ‑3 2) C.Barsotti,S.Termaine,M.Bonham:" VeηHigh Density Probing", Proc. lliEE Int.  Test Conf.,pp.608 ‑614 (1988) 

( 1 ‑ 3 3) Justin Leung,Masoud Zarga凡BruceA.Wooley,S.Simon Wong:"Active Substrate  Membrane Probe Card"lliDM Dig.Tech.Paperspp.709712(1995). 

( 1 ‑ 3 4) Masoud Zargari,Justin Leung,S.Simon Wong,Bruce A.Wooley:"A BiMOS Active  Substrate Probe Card Technology for Digital Testing",ISSCC Dig.Tech. Papers,  pp.308‑309 (1996) 

( 1 ‑ 3 5) S.S.Eaton,D.Wooten,W.Slemmer and J.Brady :"  A 100ns 64K Dynamic RAM using 

‑83‑

Redundancy Techniques " , 1SSCC Dig.Tech.Papers,pp.84 ‑85 (1981). 

( 1 ‑3 6) M.Ishihara,T,Matsumoto,S.Shimizu,K.Mitsusada,K.Shimohigashi and T,Mano :"  A  256K Dynamic MOS RAM with A1pha Immune and Redundancy ,"1SSCC 

Dig.Tech.Papers,pp.74 ‑75 (1982). 

( 1 ‑3 7)  M.S.Abadir:" Functional Testing of Semiconductor Random Access Memories  ,"

Computing Survey,Vol.15,No.3,pp.175 ‑198 (1983). 

( 1 ‑3 8)岸 政 七 :"Waltzing  Pattemを用いた 1Cメモリ素子試験",電子通信学 会論文誌, (D ‑ 1 6 7) ,昭 52‑678,pp.  1031‑103 

8, 1 977年

( 1 ‑3 9) Ravindra N a廿."加OptimalA1go mfor Testing Sck‑atFault in Random Access  MemoriesにffiEETransaction on Computers Vol.C‑28,No.3 ,pp.258 ‑261 (1979)  ( 1 ‑4 0)石川 勉,松沢和光."アドレス問ハミング距離に着目したメモリ試験ノ。

ターン",電子通信学会論文誌, (D‑119),昭 56‑517, pp.  807‑814

1981年2月

( 1 ‑ 4 1)  Steven Winegarden,Donald Pannell:" PARAGONS for Memory Test", Proc. IEEE  lnt.  Test Conf.,pp.3 8 ‑48 (1981) 

( 1 ‑ 4 2)伊藤亮三."半導体R A Mの故障検査について",電子通信学会総合大会

,No.  478, 2‑200,昭和 54年

( 1 ‑ 4 3) K.K.Saluja and K.T.Le :"  Testable Design of Large Random Access Memories  ,"

Integration,VLS1 J.,Vo1.2,N 0.4,pp.309 ‑330 (1984). 

( 1 ‑ 4 4) B.Konemann,J.Mucha and G.Zwiehoff:" Built‑in Test for Complex Digi

Integrated Circuits  ,"IEEE J.Solid‑State Circuits, Vol.I5,No.3.,pp.315 ‑319 (1980)  ( 1 ‑ 4 5) T.Tamama and N.K町i:"  Automated Fault Diagnostic EB Tester and its Application ω 

a 40K‑gate VLS1 Circuit  ,"Proc. IEEE 1n1. Test Conf.,pp.643 ‑649 (1985)  ( 1 ‑4 6) N.Kuji,T.Tamama and M.Nagatani :"  FDER: A CAD System‑Based Electron 

Beam Tester for Fault Diagnosis of VLSI Circuits " , IEEE Transactions on  Computer‑Aided Design, Vol.CAD‑5,No.2.,pp.313319(1986) 

( 1 ‑4 7) M.Melegala,M.Battu,P.Garino,J.Dowe dM.Marzouki :"  Fully Automatic VLSI  diagnosis in a CAD‑linked E‑beam probing system " , Proc. 1st European Conf. on 

electron and optical beam testing of integrated circuits, pp.151 ‑162 (1987) 

( 1 ‑4 8) F.Komatsu,M.Miyoshi,T.Sano dK.Okumura :" An Electron Beam Test System  Linked with a CAD Database  ,"Proc. 1st  European Conf. on eleconand optical  beam testing of inte伊ヨtedcircuits, pp.135142(1987) 

( 1 ‑4 9) G.Crichton,P.Fazekas and E.Wolfgang :"  ELECTRON BE 1TESTINGOF 

民但CROPROCESSORS ,"Proc. IEEE 1nt. Test Con,pp.f .444 ‑449 (1980) 

( 1 ‑5 0) T.C.May, G.L.Scott,E.S.Meieran,P.Winer and V.R.Rao: Dynamicfault imaging of  VLS1 random logic devices  ,"Proc. Intemational Reliability Physics Symposium, 

PP. 95 ‑108 (1984). 

( 2 ‑ 1)  F.Tokuyoshi,H.Takemura工Tashiro,S.Ohi,H.Shiraki,M.N akamae, T .Ku bota  and T.Nakamae :"  A 2.3ns Access Time 4K ECL RAM " , 1SSCC 

Dig.Tech.Papers,pp.220221(1984).  ( 2 2)T.Tanaka,H.Yama弘 shita,N.Masuda,N

A.Masaki dHashimotωo:"A 4K SRAM with lns Ac

cesTlmeピ",ISSCC Dig.Tech.Papers,pp.138139(1987) 

( 2 ‑ 3) Lisa Deerr:" Automatic Calibration for a SITest System", Proc. IEEE Int.  Test Con,p.f p.181187(1983) 

(2 ‑ 4) M.Catalano, R.Feldman, R.Krutiansky and R.Swan:川IndividualSignal Path  Calibration for Maximurn Timing Accuracy in a High Pincount VLS1 Test  System", Proc. IEEE 1nt.  Test Conf.,pp.188‑192 (1983) 

( 2 ‑ 5)  L.J.Grasso, C.E.Morgan, M.A.Peloquin and F.R句an:"A 250MHz Test  System's Timing and Automatic Calibration",Proc. IEEE 1nt. Test Conf.,  pp.76‑84 (1987) 

( 2 ‑ 6) Marc My仙:"A Generic Procedure for Evaluating SITest System Timing  Accuracy", Proc. IEEE 1nt. Test Conf.,pp.214‑225 (1987) 

( 2 ‑ 7)  C.R.Saikley and Rick Muething:" A Rapid,Low‑cost Technique for Precise AC  Calibration in a Focused AS1C Tester" ,Proc. IEEE 1nt. Test Conf.,pp.766‑771  (1987) 

( 2 ‑ 8)  Marc Mydill:" Standardization of ATE Timing Accuracy Specifications", Proc. 

IEEE Int. Test Conf.,pp.193‑194 (1988) 

( 2 ‑ 9) K.Skala:" Continual Autocalibration For Timing Accuracy川,Proc. IEEE Int.  Test Conf.,pp.lll116(1980) 

( 2 ‑ 1 0)多 田 哲 生 , 高 木 亮 一 , 斎 藤 祐 一 , 糸 満 富 士 雄 , 見 学 徹 , 石 井 達 也 :

"高性能

EB

テスタによる

L S  I

の高精度タイミング評価法"、学術振興 会 132委 員 会 第 105回 研 究 会 pp.19‑23 (1989) 

(2‑11)鳴海直明:" L S Iテスタと他装置聞の高速ケーブル接続法",電子通信 学 会 総 合 全 国 大 会 , No. 361, 2‑124,昭和6 1年

( 2 ‑ 1 2) Eric C.Larson : "Irnpe ce dCapacitance: Effects on IC Testing", Proc. ATE 

& InsumentationConf., West '88 (1988) 

(2 ‑ 1 3) Mark R.Barber and Walter I.Satre :"Timing Measurements on CMOS VLSI  Devices Design to Drive TIL Loads" , Proc. IEEE Int. Test Conf.,pp.161 ‑168 

(1986) 

( 2 ‑1 4) David Royle : "Correct signa1 faults by implementing line‑analysis theory " , EDN  June 23, 1988 

(2 ‑1 5)  Mark R.Barber : "Subnanosecond Timing Measurements on NMOS Devices  using Modem VLSI TEST Systems", Proc. IEEE Int. Test Con,f.pp.170 ‑180  (1983) 

( 2 ‑1 6) Charles Pace :"Tenninate bus line to avoid overshoot and ringing", EDN  Sept.,17 (1987) 

( 2 ‑ 1 7)杉本維平,松井秀夫:"V L S 1ロジックのテステイング" . Semiconductor  World,pp.93 ‑103 (1986) 

(2‑18)高木亮一,田中浩司,多田哲生."高速L

Iの試験における伝送特性の 改善一電流注入法一",電子情報通信学会 集積回路研究会 I C D 8 9 

‑170, pp.  51‑58,1989年12月 15日

(2‑19)常 友 力,浅井幹生,高木亮一,多田哲生."高インピーダンス伝送線路 を用いた高速試験手法の検討",電子情報通信学会 集積回路研究会 I  CD92‑121, pp.  45‑50,1992年12月10日

(3‑ 1)  (株)アドパンテスト編: fT5365メモリテストシステム一般仕様

‑86‑

J

~仏NUALNO.8204838‑05 (1993) 

( 3 ‑ 2) John Peters:ParallelDie Testing of Memory Devices " , Proc. IEEE Southwest Test  Workshop,(1994) 

( 3 ‑ 3) R.H.Dennard,F.H.Gaensslen,H.N.Yu,V.Rideout,E.Passous and A.R.Le Blanc:" 

Design of Ion‑Implanted MOSFET's with Very Small Physica1 Dimensions", IEEE.  J.  Solid‑State Circuits, Vo1.9, No.5,pp.256‑268 (1974) 

( 3 ‑ 4) B.Lesllie,F.Matta:" MEMBRANE PROBE CARD TECHNOLOGY", Proc. lliEE  Int.  Test Conf.,pp.601607(1988) 

(3 ‑ 5)  C.Barsotti,S.Termaine,M.Bonham:" Very High Density Probing" , Proc. IEEE Int.  Test Conf.,pp.608 ‑614 (1988) 

6) Justin Leung,Masoud Zargari,Bruce A.Wooley,S.Simon Wong:"Active Substrate  Membrane Probe Card",IEDM Dig.Tech.Papers,pp.709 ‑712 (1995). 

(3 ‑ 7)  Masoud Zargari,Justin Leung,S.Simon Wong,Bruce A.Wooley:ABiCMOS Active  Substrate Probe Card Technology for Digita1 Testing",ISSCC Dig.Tech. Papers,  pp.308‑309 (1996) 

8) N.Nadeau,S.Perreault:" An Analysis of Tungsten Probes' effect on Yield in A  Production Wafer Probe Environment  ,"Proc. IEEE Int. Test Conf.,pp.208‑215 

(1989) 

( 3 ‑ 9) Barry Liebeman:" Improved Analytical Bending Model for A Cantilevered Probe  Beam  ,"Proc. IEEE Southwest Test Workshop,(1994) 

(3‑10)高木亮一,植田昌弘,多国哲生."多ピンプロープカードの検討'¥電子 情報通信学会春季全国大会, C‑641, 1990年

( 3 ‑ 1 1)  K.Marguerre,H. T, Woemle : "個体の力学シリーズ 5 弾性平板", p p.  1  27‑215,培風館,昭和49年

( 3 ‑1 2) T.Tada,R.Takagi,S.Nakao,M.Hyozo,T.Arakawa,K.Sawada,M.Ueda:"A Fine Pitch  Probe Technology",Proc. IEEE Int. Test Con,.fpp.900‑906 (1990) 

(4 ‑ 1)  M.Ueda,K.Sakashita,R.Yonezu,T.Arakawa,S.Asai,Y.Kuramitdsu:"A 1.5μCMOS  gateraywith configurable ROM and RAMヘISSCCDig.Tech. Papers, pp.126‑127  (1985) 

‑87‑

関連したドキュメント