図3.2 ドレイン電流のランダムなミスマッチ
図3.3 しきい値電圧のランダムなミスマッチ
3.2.1 システマティックなミスマッチ
システマティックなミスマッチは、CMOS の製造プロセスやシリコンウェハの精度等が 原因で傾斜をもったミスマッチが生じるものである。ミスマッチの傾斜は、1次及び2次の 傾斜を持ったものがあり、実際の回路では一次と二次の傾斜を足し合わせたミスマッチが 回路動作に影響してくる。
1次及び二次のミスマッチが生じる要因を以下に示す。
1） 1次の傾斜 (Linear gradient) をもつミスマッチ
1次の傾斜をもつミスマッチは、以下の要因により生じる。
・配線での電圧降下
・CMOSの製造プロセス
ICチップを2次元平面座標 (x, y) で表すと、以下の式で1次の傾斜を表せる。
𝜀𝑙(𝑥, 𝑦) = 𝑔𝑙∗ cos 𝜃 ∗ 𝑥 + 𝑔𝑙∗ sin 𝜃 ∗ 𝑦, (3.1) ここで、𝜀𝑙(𝑥, 𝑦) : ICチップの位置 (x, y) における1次の傾斜をもつミスマッチの大
きさ，𝑔𝑙 : 1次の傾斜の傾きの大きさ，𝜃 : 1次の傾斜の傾きの大きさ，を意味する。
図3.4に1次の傾斜，図3.5に1次の傾斜の2次元座標でのミスマッチの分布を示す。
2） 2次の傾斜 (Quadratic gradient) をもつミスマッチ
2次の傾斜をもつミスマッチは、以下の要因により生じる。
・温度分布
・ウェハ面内の精度
・機械的ストレス
ICチップを2次元平面座標 (x, y) で表すと、以下の式で2次の傾斜を表せる。
𝜀𝑞(𝑥, 𝑦) = 𝑔𝑞∗ (𝑥2+ 𝑦2) − 𝑎0, (3.2) ここで、𝜀𝑞(𝑥, 𝑦) : ICチップの位置 (x, y) における2次の傾斜をもつミスマッチの
大きさ，𝑔𝑞 : 2次の傾斜の大きさ，𝑎0 : 2次の傾斜における中心位置，を意味する。図
3.6に2次の傾斜，図3.7に2次の傾斜の2次元座標でのミスマッチの分布を示す。
システマティックなばらつきの DA 変換器の線形性への影響は、回路のレイアウト技術 により緩和できることが知れている。セグメント型DA変換器の場合、従来方法である酔歩
(random walk) や階層スイッチングなどによりばらつきを軽減し、線形性を向上させてい
る。魔方陣を用いたレイアウト技術による線形性向上については、論文 [7] [8] 及び卒業論 文で報告している。本研究では、以上の様なミスマッチの影響による非線形性をキャリブレ ーション・アルゴリズムにより、改善していく手法を提案していく。
図3.4 ウェハ上に生じる1次傾斜のミスマッチ分布
図3.5 2次元座標 (x, y) における1次傾斜のミスマッチの分布
図3.6 ウェハ上に生じる2次傾斜のミスマッチ分布
図3.7 2次元座標 (x, y) における2次傾斜のミスマッチの分布