回路モデル評価

以上のように、本研究では各素子を入力容量／最大最小オン抵抗／拡散容量によりモ デル化し、配線をDistributed RC Delay Modelでモデル化する。このモデルを使用して、

表 3.2: Distributed RC Delay Modelにおける各出力ピンでの遷移時間を求める式 下界

v_i(t) t

v_i(t)≤1− T_Ri

T_P T_Di−T_P (1−v_i(t)) 1− TRi

TP ≤v_i(t) T_Di−T_Ri+T_Riln TRi

TP(1−vi(t)) 上界

v_i(t) t

v_i(t)≤1− TRi

TP T_Di−T_P (1−v_i(t)) 1− T_Ri

T_P ≤vi(t) TDi−TRi+TRiln T_Ri T_P(1−v_i(t))

素子および配線からなる回路を、RC成分が至るところに分布した回路とみなして遅延評 価を行う。しかし正確な波形を求めるのであれば、各素子での非線形な挙動をモデルにす る必要があり、分布RC回路は回路方程式を立てて解く必要がある。ここではモデル化し

た回路とHSpiceによるシミュレーションとを比較することで、構築した回路モデルの特

性を評価した。図3.14に評価対象とした回路を示す。ここで使用している配線抵抗／配 線容量／インバータモデルは、先に示した各パラメータに準じた値を使用している。また この検証では動作電圧は1.3Vとし、オン抵抗は一定、遅延伝搬時間は各素子の出力側の 電圧遷移が65%に達した段階で評価した。回路中のノード5にて測定した波形を図3.15 に示す。

Input

1 2

3 4

R₁ C₁ R₂ 5

R₃ R₄

R₅ C₂

C₃ C₄

C₅ 300[grid]

300[grid]

300[grid] 300[grid]

図 3.14: 評価対象とした回路

構築したモデルに関して、まずHSpiceにより数値解析を行った結果と、Distributed RC

0 0.2 0.4 0.6 0.8 1 1.2 1.4

20 40 60 80 100 120 140

Sample Blance Tree 1 at Output 5

Volt [V]

Time [ps]

Upper Bound Lower Bound HSpice

HSpice using Transister

図 3.15: ノード3-4間の長さが300gridの場合の、ノード5での電圧波形

Delay Modelでの上界／下界を評価した結果とを比較する。この比較では、HSpiceでの結

果がDistributed RC Delay Modelでの上界／下界の範囲に収まっていることが確認でき る。一方で素子のモデルにHSpiceによる動的なトランジスタ特性を使用した場合と比較 すると、65%付近での遷移を境に双方の逆転現象が起こる。この現象は、Distributed RC

Delay Modelによる解析ではRCの単一指数関数によって挙動が記述され、動的なトラン

ジスタ特性をそのまま反映することができないことによって起こる。また上界／下界の差 は非常に小さく、1ps程度である。これは配線の各部分での配線抵抗に対して素子のオン 抵抗が非常に大きいため(配線抵抗の総和に対して、オン抵抗の大きさは約20倍)、回路 の遅延に影響する抵抗分は実質的にはオン抵抗のみであることを示している。同じ理由 で、出力側の各端子での伝搬遅延の違いもまた非常に小さい。実際ピン間での遅延の違い に関して、図3.14の回路ではノード4とノード5で伝搬遅延の差は1ps以内であった。さ らに長い配線では、配線抵抗による影響が大きくなる。表3.3にノード3-4間の長さを変 えた場合での、ピン毎の遅延時間を示す。配線長が長くなるにつれ上界および下界の差が 大きくなり、また配線の かたより が大きくなるにつれ出力ピン同士の遅延差が大きく なることがわかる。

表 3.3: 図3.14の回路にて、ノード3-4間の長さを変えた場合の遅延時間 ピン4 ピン5

ノード3-4間の長さ[grid] 上界[ps] 下界[ps] 上界[ps] 下界[ps]

300 67 66 67 66

1000 104 101 103 99

3000 215 208 213 189