ステージ分割による遅延差短縮手法において、レイアウトによる遅延時間の影響は大き くなる。ここでは、レイアウト方法について述べる。
4.3.1
レイアウト 方法
レイアウトは、初期レイアウトとレイアウトの改善の2段階で行われる。レイアウトの 評価としては、仮想配線長の和とする。仮想配線長とは、配置された素子間の配線の長さ を仮想的に評価したものである。この仮想配線長の総和を最小にする配置を求める方法で ある。
初期レイアウトには、構成的方法であるペアリンキング法(pair-linking method)を用 いる。ペアリンキング法は、すでに配置済みの素子と接続の最も多い素子をその近くに配 置する方法である。
レイアウトの改善は、初期レイアウトで与えられた配置をさらに改善する方法である。
これにはペア交換法(pairwise interchangemetho d)を用いる。この方法は、2つの素子の 位置を交換し、総仮想配線長が改良されていれば、古い配置と置き換える方法である。
レイアウト方法は以下の手順により行う。
1. 第1段階レイアウト
第1段階レイアウトを行う前に仮想配線長からバッファ容量を求める。そして出力 端子からつながる最初の素子を配列化し、次につながる素子を配列化していく。こ の処理を繰り返すことにより素子の接続順に配列化される。
この配列に仮想配線長で求めたバッファスロットをバランス良く予約配置していく。
そして各素子の配線長が長い場合、ペア交換法によりレイアウトの改善を行う。こ こで仮想配線長は、配線長が回路の一辺の1
3
とした。
2. 遅延バッファを挿入する。
3. 遅延バッファのレイアウト
第一段階レイアウトから配線長が、遅延バッファ挿入による遅延差短縮手法からバッ ファを挿入する場所が決定される。素子の後列のバッファスロットで最も近いもの にバッファをレイアウトする。ここでもペア交換法によりレイアウトの改善を行う。
遅延バッファの挿入によるレイアウトは、2. と 3. を繰り返す。
第
5章 結果
プロセスルール0.10 m における対象プロセッサの遅延を表5.1に示す。
表 5.1: プロセッサの各ステージにおける遅延 (プロセスルール 0.10 m) ステージ名 最 大 遅 延
時間[ps]
最 小 遅 延 時間[ps]
遅 延 差
[ps]
面 積
[m 2
]
IF 129.36 13.72 115.64 112.72
ID 26.63 22.65 3.98 111.36
EXE 418.93 50.04 368.90 535.70
MEM 151.25 29.43 121.82 245.13
WB 26.63 22.65 3.98 78.88
このプロセッサにウェーブパイプライン化を行う。
対象となるステージは、遅延時間と遅延差が最大となるEXEステージであり、目標遅 延差は MEM ステージの 121.82ピコ秒である。
5.1
実行ステージの遅延差
各遅延差短縮手法を行う前の出力ピンの遅延差を図5.1に示す。
0 50 100 150 200 250 300 350 400 450
0 2 4 6 8 10 12 14 16 18
time[ps]
outpin number delay difference time
minimum delay time maximum delay time
delay time range
図 5.1: ウェーブパイプライン化を行う前の各出力ピンにおける遅延差