メモリ

メモリを^SRAMから^DRAMに変更するときの改良方針を述べる。この評価基板で 使われている^SRAMと^DRAMを比較すると、表^4.1のような違いがあげられる。

SRAM DRAM

アクセス速度 数^ns以下 ^60ns アクセス手続 ^1,2回 ⁶回 データ容量^(32bit当り^{) 512kByte 16MByte}

記憶できる行列の次数 ²⁵⁶次 ²⁰⁴⁸次 リフレッシュ 不要 必要

表^{4.1: SRAM}と^DRAMの比較

アクセス速度については^SRAMの方が高速だが、この^FPGAのシステムクロック

(4MHz〜^20MHz)の範囲では問題にはならない。しかし、アクセスの手続きについ

ては、^SRAMはアドレス指定とライトイネーブルもしくはアウトプットイネーブル を設定すれば、メモリの読み書きを始めるのに対し、^DRAMでは行列の²つのアド レス設定とそれぞれのアドレス指定命令を出力しなければならず、データのアクセス とメモリの読み書きサイクルの終了を含め、最低⁶回の手続きが必要となる。

しかし、アクセスの手続きが複雑な反面、^DRAMでは使えるアドレスの空間が広 く、少ないピン数でも大容量のデータが記憶できる。そのため、^DRAMのデータ容 量は^SRAMの³²倍で、記憶可能な行列の次数は²⁰⁴⁸次と、^SRAMの⁸倍となって いる。

DRAMを使用するにあたり、問題点として、リフレッシュを行なう必要がある。

このリフレッシュとは^DRAMに記憶してあるデータが消去しないように、^15.6s以 内に再書き込みを行なうことである。そのため、^DRAMコントローラを設計するた めに、図^4.1のような動作ができるようにする必要がある。

a. 書き込みサイクル^{(SRAM) b.} 読み込みサイクル^(SRAM)

c.連続読み込みサイクル^{(SRAM) d.}書き込みサイクル^(DRAM)

e.読み込みサイクル^{(DRAM) f.}リフレッシュサイクル^(DRAM) 図^4.1: 各メモリの動作¹

次に、この図^4.1のサイクルの動作について述べる。

a. 書き込みサイクル^(SRAM)

SRAMにデータを書き込む場合には、アドレスをレジスタに格納してから、^SCS を立ち下げる。これにより^SRAMのアドレスが指定される。そして、しばらく してから^SWEを立ち下げる。これにより^SRAMにデータが書き込まれる。

b. 読み込みサイクル^(SRAM)

SRAMからデータを読み込ませる場合には、書き込みサイクルと同様に、^SCS を立ち下げてアドレスを指定する。これと同時に^SOEを立ち下げることで、^SRAM からデータを読み込ませることができる。

c. 連続読み込みサイクル^(SRAM)

上の読み込みサイクルの時に、アドレスを別の番地に変えると、読み込まれる データもその指定した番地のものに変わる。このアドレスの部分をカウンタで¹ クロックずつに変えてゆけば、データも連続的に読み込むことができる。

d. 書き込みサイクル^(DRAM)

DRAMの場合には、行および列の²つのアドレスを指定する必要がある。まず、

行および列アドレスをそれぞれのレジスタに格納する。そして、^RAS を立ち下 げて行アドレスを指定する。次に^CAS を立ち下げて列アドレスを指定する。ま た、この^CASを立ち下げる前に、ライトイネーブル信号である^WEを立ち下 げる必要がある。これにより^CASが立ち下がったときに^DRAMにデータが書 き込まれる。

1ファイル名^: a.:./g/SRAM-write.eps,b.:./g/SRAM-read.eps, c.:./g/SRAM-contread.eps,d.:./g/DRAM-write.eps,

e.:./g/DRAM-read.eps,f.:./g/DRAM-refresh.eps

e. 読み込みサイクル^(DRAM)

DRAMからデータを読み込ませる場合には、書き込みサイクルと同様に、^{R AS}、

CASを順に立ち下げる。また、データのポートはハイインピーダンス状態にし なければならない。^CASが立ち下がってから、^15ns後に^DRAMからデータ が読み込まれる。

f. リフレッシュサイクル

DRAMのデータの保持に必要なリフレッシュは、^CASビフォア^{R AS}リフレッ シュで行なわれる。この方法だとリフレッシュアドレスカウンタが^DRAM側に あるので、それを^FPGAで設ける必要がない分、ゲート数を減らすことができ る。動作としては、^{R AS}の前に^CASを立ち下げればよい。