ハード・プロセッサ・システム（HPS）は、アルテラが提供する業界最先端の第3世代HPSで す。インテルの14 nmトライゲート・テクノロジを活用することで、前世代のSoCと比較し、
クアッド・コア64ビットARM Cortex-A53が統合されたStratix 10 SoCは2倍以上の性能を備え ています。Stratix 10のHPSは、システム・メモリ・マネージメント・ユニットを搭載すること でシステム・ワイドなハードウェア仮想化が可能です。アーキテクチャが改善されたことで、ワ イヤレス通信、ワイヤーライン通信、データ・センタ・アクセラレーション、および多くの軍事 用アプリケーションを含む今日および今後のエンベデッド・マーケットの要求にStratix 10 SoC は確実に対応することができます。
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図12: HPSのブロック図
Quad ARM Cortex-A53-Based Hard Processor System
1 MB L2 Cache
JTAG Debug
or Trace 256 KB
RAM Timers
(x11) LW HPS to
CORE HPS to CORE
BRIDGE CORE to HPS
BRIDGE
AXI 32 AXI
32/64/128
AXI/ACE 32/64/128
QSPI FLASH
SD/SDIO/
MMC1
USB OTG
(x2)1 DMA
(8 Channel)
UART (x2) HPS IO
I2C (x5) NAND
Flash1, 2 EMAC with
DMA(x3)1 SPI (x5)
MPFE3 Configuration
Notes:
1. Integrated direct memory access (DMA) 2. Integrated error correction code (ECC)
3. Multiport front-end interface to hard memory controller
System MMU Cache Coherency Unit
ARM Cortex -A53
NEON FPU
32 KB I-Cache
with Parity 32 KB D-Cache
with ECC
ARM Cortex -A53
NEON FPU
32 KB I-Cache
with Parity 32 KB D -Cache
with ECC ARM Cortex -A53
NEON FPU
32 KB I-Cache
with Parity 32 KB D-Cache
with ECC
ARM Cortex -A53
NEON FPU
32 KB I-Cache
with Parity 32 KB D-Cache
with ECC
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Stratix 10 HPS の主要な機能
表13: Stratix 10 HPSの主要な機能
機能 説明
クアッド・コアARM Cortex-A53 MPCore プロセッサ・ユニット
• 2.3 MIPS/MHzのインストラクション効率
• 最大1.5 GHzのCPU周波数
• 1.5 GHzで13,800 MIPSのトータル性能
• ARMv8-Aアーキテクチャe
• 64ビットと32ビットのARMインストラクションを実行
• メモリ・フットプリントにおいて30％削減する16ビットおよび32ビ
ットのThumbインストラクション
• 8ビットJavaバイトコードのJazelle® RCT実行アーキテクチャ
• ダイナミック分岐予測を備えたスーパースカラ、可変長、およびアウ ト・オフ・オーダー・パイプライン
• 改善されたARM NEON™メディア・プロセッシング・エンジン
• 単精度および倍精度浮動小数点ユニット
• CoreSight™デバッグおよびトレース・テクノロジ システム・メモリ・マ
ネージメント・ユニッ ト
• メモリ・モデルの一元化が可能で、ハードウェア仮想化をFPGAファ ブリック内に実装されたペリフェラルまで拡大
キャッシュ・コヒーレ
ンシ・ユニット • コプロセッシング・エレメントに向けて双方向のコヒーレンシを提供 するシステム・コヒーレンシ全域にキャッシュに格納された共有デー タの遷移を伝播
キャッシュ • L1キャッシュ
• パリティ・チェックを備えた32 KBのインストラクション・キャッ
• ECCシュを備えた32 KBのL1データ・キャッシュ
• パリティ・チェック
• L2キャッシュ
• 1MBを共有
• 8-wayセット・アソシアティブ
• TAGラムのパリティおよびデータRAMのECCを備えたSEU保護
• キャッシュ・ロックダウン・サポート オンチップ・メモリ • 256 KBのスクラッチ・オンチップRAM
• 64 KBのオンチップROM
32 Stratix 10 HPSの主要な機能 2015.06.08AIB-01025
機能 説明 HPS用の外部メモ
リ・インタフェース • DDR4、DDR3、DDR2、およびLPDDR2へのサポート機能を備えたハ ード・メモリ・コントローラ
• 72ビット（64ビット+8ビットECC）をサポートするセレクト・パ ッケージを備えた40ビット（32ビット+8ビットECC）
• 最大2666 Mbps DDR4および2166 Mbps DDR3の周波数をサポート
• 演算、誤り訂正、誤り訂正コード、ライトバック訂正、および誤り カウンタを含む誤り訂正コード（ECC）
• 個別のSDRAMバーストECCのソフトウェア・コンフィギュレーシ
ョン・プライオリティ・スケジューリング
• JEDEC指定のすべてのタイミング・パラメータをサポートする完全
にプログラムが可能なタイミング・パラメータ
• ロジック・コアへのインタフェースをサポートするAXI® Quality of Service（QoS）
• ハード・メモリ・コントローラへのマルチ・ポート・フロント・エ ンド（MPFE）スケジューラ・インタフェース
• QSPI（Queued serial peripheral interface） フラッシュ・コントローラに よりCPUとロジック・コア間のハード・メモリ・コントローラのポー ト共有が可能
• シングルI/O（SIO）、デュアルI/O（DIO）、およびクアッドI/O
（QIO）SPIフラッシュのサポート
• 最大108 MHzのフラッシュ周波数サポート
• NANDフラッシュ・コントローラ
• ONFI 1.0以降
• DMAに基づいた統合ディスクリプタ
• 高速パワー・ダウン・リカバリに向けてCPUをオフロードする新 しいコマンドDMA
• プログラマブル・ハードウェアECCサポート
• 8ビットおよび16ビットのフラッシュ・デバイスをサポートするよ うアップデート済
• 50 MHzのフラッシュ周波数サポート
• セキュア・デジタルSD/SDIO/MMCコントローラ
• eMMC 4.5
• DMAに基づいた統合ディスクリプタ
• CE-ATAデジタル・コマンド・サポート
• 50 MHzの動作周波数
• ダイレクト・メモリ・アクセス（DMA）コントローラ
• 8チャネル
• 最大32個のペリフェラル・ハンドシェイク・インタフェースをサ ポート
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機能 説明 通信インタフェー
ス・コントローラ • DMAが統合された3つの10/100/1000イーサネット・メディア・アク セス・コントロール（MAC）
• RGMIIおよびRMII外部PHYインタフェースをサポート
• FPGAロジックを介して他のPHYインタフェースをサポートする
オプション有
• GMIIおよびSGMII
• ネットワーク化されたクロックの精密な同期にむけたIEEE 1588-2002およびIEEE 1588-2008規格をサポート
• フレーム受信に向けたIEEE 802.1Q VLANタグ検出をサポート
• イーサネットAVB規格をサポート
• DMAを備えた2つのUSB On-the-Go（OTG）コントローラ
• （デバイスとホストの機能を持つ）デュアル・ロール・デバイス
• 高速（480 Mbps）
• 全速度（12 Mbps）
• 低速（1.5 Mbps）
• USB 1.1をサポート（全速度と低速）
• 統合ディスクリプタ・ベースのScatter-Gather DMA
• 外部ULPI PHYサポート
• コントロール・エンドポイントを含む最大16この双方向エンドポ
• イント最大16個のホスト・チャネル
• 汎用ルート・ハブをサポート
• OTG 1.3おおびOTG 2.0モードにコンフィギュレーション可能
• 5つのI2Cコントローラ（3つは外部PHYへのMIO用にEMACで使用 可）
• 100Kbpsと400Kbpsの両モードをサポート
• 7ビットと10ビットの両アドレッシング・モードをサポート
• マスタおよびスレーブ動作モードをサポート
• 2つの16550互換UARTコントローラ
• IrDA 1.0 SIRモードをサポート
• 最大115.2Kbaudのプログラマブル・ボー・レートをサポート
• 4つのシリアル・ペリフェラル・インタフェース（SPI）（マスタ2つ、
スレーブ2つ）
• 全二重および半二重 タイマおよびI/O • タイマ
• 7個の汎用タイマ
• 4個のウオッチドッグ・タイマ
• 48個のHPSダイレクトI/OによりHPSペリフェラルがI/Oへの直接 接続が可能
• 3 x 48 HPS DDR共有I/Oは、HPS DDRアクセス用にHPSへの割り当て が可能
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機能 説明 ロジック・コアへのイ
ンタコネクト • 高性能ARM AMBA® AXIバス・ブリッジ
• AMBA AXI-3準拠
• HPSとロジック・コア間で独立した動作と密結合動作の両方が可能
• 読み出し/書き込みトランザクションを同時にサポート
• FPGA-HPSブリッジ
• ロジック・コア内のIPバス・マスタがHPSバス・スレーブにアク
• セス可能コンフィギュレーション可能な32/64/128ビットAMBA AXIインタ
• フェースコア・ファブリック内の最大3個のマスタがHPS SDRAMコントロ ーラをプロセッサと共有可能
• HPS-FPGAブリッジ
• HPSバス・マスタがコア・ファブリック内のバス・スレーブにアク
• セス可能コンフィギュレーション可能な32/64/128ビットAvalon®/AMBA AXIインタフェースにより、ロジック・コアへの広帯域幅でのHPS マスタ・トランザクションが可能
• コンフィギュレーション・ブリッジ
• HPSのコンフィギュレーション・マネージャが、専用の32ビット・
コンフィギュレーション・ポートを介して、プログラム制御下でロ ジック・コアをコンフィギュレーションすることが可能
• 軽量HPS-to-FPGAブリッジ
• HPSからロジック・コアのソフト・ペリフェラルへの低レイテン
シ・レジスタ・アクセスに適した軽量32ビットAXIインタフェー
• FPGA-HPS SDRAMス コントローラ・ブリッジ
• 最大3個のマスタ（コマンド・ポート）、3個の64ビット・リード・
データ・ポート、および3個の64ビット・ライト・データ・ポー ト