ハードウェアコストの評価

6.4.1 ディレクトリ管理に必要なメモリ量の評価

ここでは，それぞれのエントリ数の場合にEviction^{プロトコルで}TD^{に必要とするメモ} リ量を検討する．フルマップ方式を用いた場合とMINDIC^のEviction^{プロトコルを用い} た場合に，ディレクトリ管理に必要なメモリ量はそれぞれ次のようになる．

フルマップ方式を用いた場合

フルマップ方式では，mをスイッチのステージ数，n^{をスイッチサイズ}(^{スイッチの}MM からPU^{への経路の出力数})とすると，１ラインあたりPm (^sharedmem×n^k)^{のメモリ量が}

6 MINDIC^の評価 6.4. ハードウェアコストの評価

way

Tag Bitmap V

LRU

Tag Bitmap V

Tag Bitmap V

Tag Bitmap V

Tag Bitmap V

Tag Bitmap V

Tag Bitmap V

Tag Bitmap V

LRU LRU LRU

Temporary Directory

entry way

図6.29:テンポラリディレクトリのハードウェア構造

必要となる．そのため，全体として必要なメモリ量DIRFULLMAPは，次式で求められる．

DIRFULLMAP= Xm

k=1

(sharedmem

linesize ×n^k)× sharedmem linesize [bit]

MINDICのEvictionプロトコルを用いた場合

MINDIC^のEvictionプロトコルを用いた場合，TD^{の構造は図}6.29^{に示したようにビッ} トマップ以外に，タグやLRUの制御ビットを保持する必要がある．また，各スイッチが 同じメモリ量のTDを備えているので，１スイッチあたりに必要なメモリ量にスイッチの 数を掛けることで，全体として必要なメモリ量DIRMINDICが，次式のように求められる．

DIRMINDIC=(lru+(v+tag+td)×way)× entry

way ×switch[bit]

tag=log2sharedmem−log2linesize−log2entry way [bit]

sharedmem Memory Module^{の総メモリ量}

linesize キャッシュラインサイズ

switch ^{スイッチの総数}

m ^{スイッチのステージ数} n ^{スイッチサイズ} tag TD^{のタグのビット幅}

td TD^{のビット幅}

v TD^の有効/無効を表すビット(1bit)

way TD^の連想度

entry TD^{のエントリ数}

6 MINDIC^の評価 6.4. ハードウェアコストの評価 16PU^，16MM^{，共有メモリサイズ}256MByte，キャッシュラインサイズ128Byte^とし，8 つのスイッチから構成されるMINDIC^のEvictionプロトコルにおける連想度毎のディレ クトリ管理に必要な全メモリ量を算出した値を表6.7に示した．また，比較のためにフル マップ方式で必要な全メモリ量をFULL MAP^{として示した．}

MINDICで必要なメモリ量はスイッチ内に設けられるTDのメモリ量のみであり，5120KByte ものメモリ量が必要なフルマップ方式と比較して大幅に削減されていることがわかる．

表6.7:ディレクトリ管理に必要なメモリ量

1way 2way 4way

MINDIC (512entry) 8.5KByte 9.25KByte 10.5KByte MINDIC (1024entry) 16KByte 17.5KByte 20KByte MINDIC (2048entry) 30KByte 33KByte 38KByte

FULL MAP 5120KByte

6.4.2 スイッチのハードウェア規模の評価

MINDIC^{のスイッチを}Verilog-HDL^{で記述し，}SYNOPSYS^{社の論理合成ツール}Design compiler^を用いてCMOS^{エンベデッドアレイ}ASIC 0.18µmライブラリを利用して論理合 成を行い，動作速度とハードウェア量の評価を行った．

共有メモリサイズ256MByte，キャッシュラインサイズ32Byte^{，各スイッチ内の}TD^のエ ントリ数2048^，TD^の連想度2^，4^で，TDに使用するメモリを除いたスイッチの論理合成 結果は表6.8^となった. MINDIC^は，FULL MAP^{方式と比較して，}6.32^〜8.13^{倍のゲート} 数を必要とするものの，CMOS^{エンベデッドアレイ}ASIC 0.18µm^{においては，最大}7.3M ゲートの集積が可能であり，全体の0.60^〜0.77%程度であるから，十分実装可能なハード ウェア量であるといえる．なお，TD^の連想度4^{にすると連想度}2^に比べて28.62%^ゲート 数が増加することがわかる．

表6.8: ^{論理合成結果}

スイッチ構成 Gate^{数 最大動作周波数} MINDIC(TD:2way, 2048^エントリ) 43546 250MHz MINDIC(TD:4way, 2048^エントリ) 56013 250MHz

FULL MAP 6893 400MHz

また，MINDIC^{のスイッチは}FULL MAPのスイッチと比較すると複雑な構造であるた

め，最大動作周波数は低くなり，FULL MAP^の方が1.6 倍高速に要求パケットを転送す ることができる．しかし，表6.5^で示したFULL MAP^{の読み出し要求}(Cache miss)^のア クセスレイテンシ80clockのうち，要求パケットに関するレイテンシは12clock^{にすぎず，}

メモリからのデータ読み出しやPUへのデータ転送に関するレイテンシの影響が大きいた め，動作周波数を考慮した，FULL MAP^{の読み出し要求}(Cache miss)^{のアクセスレイテ}

6 MINDIC^の評価 6.4. ハードウェアコストの評価

ンシは，MINDIC^の0.94倍にすぎない．更に，図6.26に示したキャッシュヒット率が非

常に高い状況での動作を考えれば，複雑な構造によるMINDICの動作周波数の低下は，実 行時間への影響は非常に小さいものといえる．このことより，MINDIC^{のスイッチは，十} 分高速な動作周波数を実現しているといえる．