データ信号の確認

40 MHzのリファレンスクロック信号をFE-I4に送ると、FE-I4内部の位相同期回路(PLL) が駆動し、160 MHzのクロック信号が生成される。この後、データを出力する回路を駆動 させるレジスタの値を設定するコマンド信号を受け取ると、外部にデータ信号が出力され 始める。

Fig. 2.18: コマンド信号確認時のセットアップ図。

Fig. 2.19: 40 MHzのクロック(黄と緑)とコマンド信号(赤と青)の出力の波形。図中の波

形はRunModeコマンド信号を示しており、マンチェスター符号化は無効化している。コ

マンド信号の差分を取った波形はベージュ色で示しているが、振幅は半分のスケールで表 示している。RunModeコマンドのプロトコルである10110-1000-1010-...を確認できる。

クロック信号とコマンド信号が減衰や反射がなくASICに送られ、データの取得ができ る状態にできるかどうかを確認するため、FE-I4のアイドルモード時に出力される信号を 観測した。測定のセットアップはFig.2.20のようにし、RJ-45コネクタの端子の信号を分 岐し、差動信号対それぞれを同軸ケーブルを介して、FE-I4からのデータ出力のシングル エンド信号を50Ω終端でAC結合モードで測定した。測定には、1 mのEthernetケーブ ルと20 cmの同軸ケーブルを使用した。Fig.2.21に波形の画像を示す。クロック信号も伝 送線上で分岐させて同時にオシロスコープの画面に表示している。

Fig. 2.20: FE-I4のデータ信号確認時のセットアップ図。

Fig.2.21のように、アイドルモードのデータ信号が確認されたので、FE-I4にクロック 信号が規定範囲の電圧レベルで送信できていて、かつデータ出力回路が駆動していること を確認できたことになる。

次に、FE-I4からのデータ信号をFPGAで正しく受け取られているかを確認した。FPGA 内部のデジタル回路上の信号を表示するためのツールであるロジックアナライザを用いた。

Fig. 2.21: 40 MHzのクロック(黄と緑)とアイドル状態のデータ信号(赤と青)の出力の波 形。白はデータ信号の差分を取っているが、見やすさのために振幅を半分のスケールで表 示している。

Fig.2.22に、FE-I4からのシリアルデータを受け取った後に、内部のデシリアライザに よりパラレル信号に変換した後の10ビットパターンと、8B/10B Decoderで10ビットパ ターンを8ビットデータに変換したあとのデータ列の一部を示す。これらはFig.2.10中の

8b/10bデコーダ前後の信号に対応する。

FE-I4の動作としては、アイドル状態の時にFig.2.22に示すようなパターンを出力する のが正しい動作であり、その信号がFPGA内でも正しく受信できて処理できていること も確認できた。