デュアル・ポートRAMでALTECC_ENCODER およびALTECC_DECODER メガ ファンクションを生成するには、次のステップに従います。
1. Internal_Memory_DesignExample.zip ファイルを開いて、 tre_dp.qarファイル を解凍します。
2. Quartus IIソフトウェアで、true_dp.qar ファイルを開いて、アーカイブ・ファ
イルを作業ディレクトリに復元します。
3. Tools メニューで、 MegaWizard Plug-In Managerをクリックします。
MegaWizard Plug-In Managerの1ページが表示されます。
4. Create a new custom megafunction variationを選択します。
5. Nextをクリックします。 MegaWizard Plug-In Managerの2aページが表示されま す。
6. MegaWizard Plug-In Managerのページで、 表 4-1に示すように、コンフィギュ レーション設定を選択または検証します。次のページへ進むには、 Next をクリッ クします。
表 4-1. ALTECC_ENCODER メガファンクションのコンフィギュレーション設定 MegaWizard Plug-In
Manager ページ オプション 値
3
Currently selected device family: Stratix III How do you want to configure this
module? Configure this module as an ECC encoder
How wide should the data be? 8 bits
Do you want to pipeline the functions? Yes, I want an output latency of 1 clock cycle
7. Finishをクリックします。 ecc_encoder.v モジュールが構築されます。
8. ステップ3～ステップ5を繰り返します。
9. MegaWizard Plug-In Managerページで、表 4-2に示すように、コンフィギュ レーション設定を選択または検証します。次のページへ進むには、 Next をクリッ クします。
10.Finishをクリックします。 ecc_decoder.v モジュールが構築されます。
f ALTECC MegaWizard Plug-In Managerで使用可能なオプションについて詳しくは、
「Integer Arithmetic Megafunctions User Guide」を参照してください。
11.ステップ3 ～ステップ5を繰り返します。
12. MegaWizard Plug-In Managerページで、表 4-3に示すように、コンフィギュ レーション設定を選択または検証します。次のページへ進むには、 Next をクリッ クします。
表 4-2. ALTECC_DECODERメガファンクションのコンフィギュレーション設定
MegaWizard Plug-In
Manager ページ オプション 値
3
Currently selected device family: Stratix III How do you want to configure this
module? Configure this module as an ECC decoder
How wide should the data be? 13 bits
Do you want to pipeline the functions? Yes, I want an output latency of 1 clock cycle
Create an 'aclr' asynchronous clear
port 選択されていない
Create a 'clocken' clock enable clock 選択されていない
表 4-3. RAM:2-Port メガファンクションのコンフィギュレーション設定 (１ / ２) MegaWizard Plug-In
Manager ページ オプション 値
2a
Megafunction Memory Compiler カテゴリの下から、
RAM:2-Portを選択します。
Which device family will you be using? Stratix IV Which type of output file do you want to
create? Verilog HDL
What name do you want for the output
file? true_dp_ram
Return to this page for another create
operation オフ
Parameter Settings (General)
Currently selected device family: Stratix III How will you be using the dual port
ram? With two read/write ports
How do you want to specify the
memory size? As a number of words
13.Finishをクリックします。 true_dp_ram.v モジュールが構築されます。
top_dpram.vは2つのエンコーダ、1つのトゥルー・デュアル・ポートRAM、およ
び2つのデコーダをインスタント化するトップ・レベルを含むデザイン・バリエー ション・ファイルです。デザインをシミュレートするために、ModelSim®-Alteraソ フトウェアで実行するためのテスト・ベンチ（ true_dp_ram.vt）が作成されます。
Parameter Settings (Widths/Blk Type)
How many 8-bit words of memory? 16 Use different data widths on different
ports 選択されていない
How wide should the 'q_a' output bus
be? 13
What should the memory block type
be? M9K
Set the maximum block depth to Auto
Parameter Settings (Clks/Rd, Byte En)
Which clocking method do you want to
use? Single clock
Create 'rden_a' and 'rden_b' read
enable signals 選択されていない
Byte Enable Ports 選択されていない
Parameter Settings (Regs/Clkens.Aclrs)
Which ports should be registered? すべての write 入力ポートおよび read 出 力ポート
Create one clock enable signal for
each signal 選択されていない
Create an 'aclr' asynchronous clear for
the registered ports 選択されていない
Parameter Settings (Output 1)
Mixed Port Read-During-Write for
Single Input Clock RAM Old memory contents appear Parameter Settings
(Output 2)
Port A Read-During-Write Option New Data Port B Read-During-Write Option Old Data Parameter Settings
(Mem Init)
Do you want to specify the initial content of the memory?
EDA Generate netlist オフ
Summary
Variation file (.vhd) オン
AHDL Include file (.inc) オフ VHDL component declaration file
(.cmp) オン
Quartus II symbol file (.bsf) オフ Instantiation template file(.vhd) オフ
表 4-3. RAM:2-Port メガファンクションのコンフィギュレーション設定 (２ / ２) MegaWizard Plug-In
Manager ページ オプション 値