Chip Planner で ECO の変更を行った後、Quartus II Classic Timing AnalyzerまたはQuartus II TimeQuest Timing Analyzerのいずれかで、
デザインのスタティック・タイミング解析を実行し、変更がデザインの タイミング性能に悪影響を及ぼしていないことを確認する必要がありま す。
例えば、特定ピンの遅延チェイン設定の1つをオンにすると、I/Oタイ ミングが変化します。したがって、I/Oタイミングが変化してもすべて のタイミング要件が満たされるように、スタティック・タイミング解析 を実行する必要があります。
アルテラでは、Chip Planner を使用してデザインを変更するたびに、
Quartus II SimulatorまたはサードパーティEDAシミュレーション・ツー ルのいずれかで、ゲート・レベルのタイミング・シミュレーションも実 行することを推奨しています。
デザインのスタティック・タイミング解析の実行について詳し くは、「Quartus IIハンドブックVolume 3」の「Quartus IIク ラ シ ッ ク・タ イ ミ ン グ・ア ナ ラ イ ザ」ま た は「Quartus II
TimeQuestタイミング・アナライザ」の章を参照してください。
まとめ
「Time-to-Market」の圧力が高まるほど、最短時間で完全動作のデザイン を作成することが重要になってきます。アルテラはこの課題に対処する ために、Quartus IIソフトウェア・スイートのChip Plannerを開発しま した。Chip Plannerは、デザインのフロアプランの解析および変更を可 能にします。また、Chip Plannerで行われるECO変更にはフル・リコ ンパイルは不要なので、RTLの変更、再合成、および別の配置配線サイ クルという長いプロセスが省略されます。要約すると、Chip Plannerは 検証サイクルを短縮し、短期間でデザインのタイミング・クロージャが 達成されます。参考資料
この章では以下のドキュメントを参照しています。■ 「Quartus IIハンドブックVolume 2」の「デザイン・フロアプランの 解析および最適化」の章
■ 「AN 474: Quartus IIソフトウェアにおけるStratix IIIプログラマブル I/O遅延設定の実装」
■ 「Quartus IIハンドブックVolume 2」の「コマンドライン・スクリプ ト」の章
■ 「Cycloneデバイス・ハンドブック」
■ 「MAX IIデバイス・ハンドブック」
■ 「Quartus IIハンドブックVolume 3」の「Quartus IIクラシック・タ イミング・アナライザ」の章
■ 「Quartus IIハンドブックVolume 1」の「階層およびチーム・ベー ス・デザインのためのQuartus IIインクリメンタル・コンパイル」の章
■ 「Quartus IIハンドブックVolume 3」の「Quartus IIプログラマ」の章
■ 「Quartus II Settings File Reference Manual」
■ 「Quartus IIハンドブックVolume 3」の「Quartus II TimeQuestタイ ミング・アナライザ」の章
■ 「Quartus IIハンドブックVolume 3」の「Quick Design Debugging Using SignalProbe」の章
■ 「Stratixデバイス・ハンドブックVolume 1」の「Stratixアーキテク チャ」の章
■ 「Stratixデバイス・ハンドブック」
■ 「Quartus IIハンドブックVolume 2」の「Tcl Scripting」の章
改訂履歴
改訂履歴
表13–2に、本資料の改訂履歴を示します。表13–2.改訂履歴 日付および
バージョン 変更内容 概要
2008年5月v8.0.0 ● デバイス・サポート・リストを更新
● ブロックRAMおよびDSPブロックに対するECOサポートの 説明を変更
● Stratix PLL ECOの例を訂正
● リソースAtom間の接続の変更を示すアプリケーション例を 追加
Quartus IIソフトウェ ア・リリース8.0のた めの更新。
2007年10月v7.2 14–47頁の「参考資料」を再編集 —
2007年5月v7.1.0 初版 —