(Ta=-40~85°C; AVDD=3.13~3.6V, TVDD1=TVDD2=TVDD3=1.7~3.6V, VDD12=1.14~1.3V; AVSS
=DVSS=0V; CL= 20pF)
Parameter Symbol Min. Typ. Max. Unit
XTI Input Timing a) X’tal Oscillator
Input Frequency fXTI 11.2896 24.576 MHz
b) XTI Clock Input
Duty Cycle 40 50 60 %
Input Frequency fXTI 0.256 24.576 MHz
CLKO Output Timing
Output Frequency fCLKO 2.048 24.576 MHz
Duty Cycle dCLKO 50 %
LRCK/BICK Input Timing (Slave Mode) LRCK Input Timing
Frequency fs 8 192 kHz
BICK Input Timing
Frequency (* 39) fBCLK 0.256 24.576 MHz
Pulse Width Low tBCLKL 0.4 / fBCLK ns
Pulse Width High tBCLKH 0.4 / fBCLK ns
LRCK/BICK Output Timing (PLL Master Mode) LRCK Output Timing
Frequency fs 8 192 kHz
Pulse Width High PCM Mode
Except PCM Mode
tLRCKH tLRCKH
1/fBCLK 50
ns
% BICK Output Timing
Frequency (* 39) fBCLK 0.256 24.576 MHz
Duty dBCLK 50 %
Note:
* 39. fBCLK ≥ 2 x fs x (入出力データのデータ長)の周波数を満たす必要があります。
Figure 2. システムクロックタイミング波形
2. パワーダウン
(Ta=-40~85°C; AVDD=3.13~3.6V, TVDD1=TVDD2=TVDD3=1.7~3.6V, VDD12=1.14~1.3V; AVSS
=DVSS=0V)
Parameter Symbol Min. Typ. Max. Unit
PDNパルス幅 (* 40) tRST 600 ns Note:
* 40. 電源投入時はPDN pin = “L”にしてください。
VIL2 tRST
PDN
Figure 3. リセットタイミング波形
1/fXTI 1/fXTI
VIHA1 VILA1 XTI
1/fs 1/fs
tBCLKL tBCLKH
1/fBCLK 1/fBCLK
VIH1/2/3 VIL1/2/3 LRCK1~5
BICK1~5
VIH1/2/3 VIL1/2/3
3. シリアルデータインタフェース(SDIN1 ~ SDIN6, SDOUT1 ~ SDOUT6)
(Ta=-40~85°C;AVDD=3.13~3.6V,TVDD1=TVDD2=TVDD3=1.7~3.6V, VDD12=1.14~1.3V;AVSS
=DVSS=0V; CL=20pF)
Parameter Symbol Min. Typ. Max. Unit
スレーブモード
BICK“↑”からLRCKへの遅延時間 (* 41) tBLRD 10 ns
LRCKからBICK“↑”への遅延時間 (* 41) tLRBD 10 ns
シリアルデータ入力 ラッチセットアップ時間 tBSIDS 10 ns シリアルデータ入力 ラッチホールド時間 tBSIDH 5 ns BICK“↓”からシリアルデータ出力遅延時間
(* 42,* 43) tBSOD1 20 ns
BICK“↑”からシリアルデータ出力遅延時間 (* 41) tBSOD2 5 30 ns
マスタモード
BICK周波数 fBCLK 32, 48, 64,128,
256,512 fs
BICKデューティ比 50 %
BICK“↓”からLRCKへの遅延時間 (* 42) tMBL -10 10 ns
シリアルデータ入力 ラッチセットアップ時間 tBSIDS 20 ns シリアルデータ入力 ラッチホールド時間 tBSIDH 10 ns
BICK“↓”からシリアルデータ出力遅延時間
(* 42,* 43) tBSOD 10 ns
Notes:
* 41. レジスタBCKPx bit = “1”でBICKの極性を反転させた場合は、BICKの“↓”からになります。
* 42. レジスタBCKPx bit = “1”でBICKの極性を反転させた場合は、BICKの“↑”からになります。
* 43. スレーブモード動作時、サンプリング周波数96kHz且つTDM256モードで出力する場合のように
BICKxが12.288MHzよりも高速動作する場合は、SDOPHx bit = “1”に設定して、BICK “↑”基準で データを出力してください。マスタモード動作時は、SDOPHx bit = “0”で使用して下さい。
1. スレーブモード
tBSIDS
tBLRD tLRBD
D
VIH 1/2/3 DVIL 1/2/3
D
tBSIDH
SDIN1 ~ 6 LRCK(I)
BICK(I) VIH 1/2/3
DVIL 1/2/3 DVIH 1/2/3 D VIL 1/2/3
Figure 4. スレーブモード時 シリアルインタフェース入力タイミング波形 D
VIH 1/2/3 LRCK(I)
BICK(I)
VIL 1/2/3
SDOUT1~6 50%TVDD1/2/3
tBSOD1 D
VIH 1/2/3 VIL 1/2/3
tBLRD tLRBD
D
tBSOD1 D
Figure 5. スレーブモード時 シリアルインタフェース出力タイミング波形 (SDOPHx bit = “0”)
VIH 1/2/3 LRCK(I)
BICK(I)
VIL 1/2/3
SDOUT1~6 50%TVDD1/2/3
tBSOD2 D
VIH 1/2/3 VIL 1/2/3
tBLRD tLRBD
D
tBSOD2 D
Figure 6. スレーブモード時 シリアルインタフェース出力タイミング波形 (SDOPHx bit = “1”)
2. マスタモード
tBSIDS tMBL
tMBL D LRCK(O)
BICK(O)
VIH 1/2/3 D VIL 1/2/3 tBSIDH
SDIN1 ~ 6
50%TVDD1/2/3
50%TVDD1/2/3
Figure 7. マスタモード時 シリアルインタフェース入力タイミング波形
tBSOD D
LRCK(O)
BICK(O)
SDOUT1~6
50%TVDD1/2/3
50%TVDD1/2/3
50%TVDD1/2/3 tBSOD
D
Figure 8. マスタモード時 シリアルインタフェース出力タイミング波形
4. SPIインタフェース
(Ta=-40~85°C; AVDD=3.13~3.6V, TVDD1=TVDD2=TVDD3=1.7~3.6V, VDD12=1.14~1.3V; AVSS
=DVSS=0V; CL= 20pF)
1. SPI低速モード (CKRESETN bit = “0”)
Parameter Symbol Min. Typ. Max. Unit
マイコンインタフェース用信号
SCLK 周波数 (* 45) fSCLK 3.5 MHz
SCLK ローレベル幅 tSCLKL 135 ns
SCLK ハイレベル幅 tSCLKH 135 ns
マイコン→本製品
CSNハイレベル幅 tWRQH 300 ns
CSN “↑” からPDN “↑” tRST 360 ns
PDN “↑”からCSN “↓” tIRRQ 1 ms
CSN “↓”からSCLK “↓” tWSC 300 ns
SCLK “↑”からCSN “↑” tSCW 480 ns
SI ラッチセットアップ時間 tSIS 120 ns
SI ラッチホールド時間 tSIH 120 ns
本製品→マイコン
SCLKの“↓”からSO出力遅延時間 tSOS 120 ns
SCLKの“↑”からSO出力ホールド時間 (* 44) tSOH 120 ns 2. SPI高速モード (CKRESETN bit = “1”かつPLLがロック)
Parameter Symbol Min. Typ. Max. Unit
マイコンインタフェース用信号
SCLK 周波数 (* 45) fSCLK 7 MHz
SCLK ローレベル幅 tSCLKL 60 ns
SCLK ハイレベル幅 tSCLKH 60 ns
マイコン→本製品
CSNハイレベル幅 tWRQH 150 ns
CSN “↑” からPDN “↑” tRST 180 ns
PDN “↑”からCSN “↓” tIRRQ 1 ms
CSN “↓”からSCLK “↓” tWSC 150 ns
SCLK “↑”からCSN “↑” tSCW 240 ns
SI ラッチセットアップ時間 tSIS 60 ns
SI ラッチホールド時間 tSIH 60 ns
本製品→マイコン
SCLKの“↓”からSO出力遅延時間 tSOS 60 ns SCLKの“↑”からSO出力ホールド時間 (* 44) tSOH 60 ns Note:
* 44. コマンドコードの24bit (コマンド8bit + アドレス16bit)目入力時は除きます。書き込み準備データ
読み出しコマンド0x24,0x26,0x28の場合は8bit(コマンド8bit)目になります。
* 45. I2CからSPIインタフェースに切り替えるためのダミーコマンドの発行、コントロールレジスタへの
アクセスは常にSPI高速モード(Max. 7MHz)で行えます。DSPのRAM領域へのアクセスはクロック リセット(CKRESETN bit =”0”)時、SPI低速モード（Max. 3.5MHz）、PLLロック(CKRESETN bit = “1”
かつPLLがロック)時、SPI高速モード(Max. 7MHz)で行えます。また、PLLアンロック時、DSPの RAM領域にアクセスする際、DLRDY bitを”1”に設定する必要があります。CKRESETN bit = “0”→ “1”
設定後、PLLがロックするまでには最大10msかかります。
tSCLKH tSCLKL
1/fSCLK 1/fSCLK SCLK
VIH2 VIL2
VIH2 VIL2
VIH2 VIL2
tRST PDN
CSN
tIRRQ
Figure 9. SPIインタフェースタイミング波形1
tWRQH
tSIS tSIH
tSCW
tSCW tWSC tSCW
CSN
SI VIH2
VIL2 VIH2
tWSC SCLK
VIL2 VIH2 VIL2
Figure 10. SPIインタフェースタイミング波形2（マイコン→ 本製品）
tSOS tSOH
SCLK
VIL2 VIH2
SO VIH2
VIL2
Figure 11. SPIインタフェースタイミング波形3（本製品→マイコン）
5. I2Cインタフェース
(Ta=-40~85°C; AVDD=3.13~3.6V, TVDD1=TVDD2=TVDD3=1.7~3.6V, VDD12=1.14~1.3V; AVSS
=DVSS=0V; CL= 20pF)
<I2C: Fast Mode>
Parameter Symbol Min. Typ. Max. Unit
I2C Timing
SCL clock frequency fSCL - - 400 kHz
Bus Free Time Between Transmissions tBUF 1.3 - - s
Start Condition Hold Time (prior to first Clock pulse) tHD:STA 0.6 - - s
Clock Low Time tLOW 1.3 - - s
Clock High Time tHIGH 0.6 - - s
Setup Time for Repeated Start Condition tSU:STA 0.6 - - s
SDA Hold Time from SCL Falling tHD:DAT 0 - - s
SDA Setup Time from SCL Rising tSU:DAT 0.1 - - s
Rise Time of Both SDA and SCL Lines tR - - 0.3 s
Fall Time of Both SDA and SCL Lines tF - - 0.3 s
Setup Time for Stop Condition tSU:STO 0.6 - - s
Pulse Width of Spike Noise Suppressed By Input Filter tSP 0 - 50 ns
SDA Data Valid Time from SCL Falling tVD:DAT - - 0.9 s
Capacitive load on bus Cb - - 400 pF
tHIGH
SCL
SDA VIH4
tBUF tLOW
tHD:STA
tR tF
tHD:DAT tSU:DAT tSU:STA
Stop Start Start Stop
tSU:STO
VIL4 VIH4 VIL4
tSP
Figure 12. I2C BUSインタフェースタイミング波形
6. デジタルマイクインタフェース
(Ta=-40~85C; AVDD=3.13~3.6V, TVDD1=TVDD2=TVDD3=1.7~3.6V, VDD12=1.14~1.3V;
AVSS=DVSS=0V; CL=100pF)
Parameter Symbol Min. Typ. Max. Unit
DMDAT
シリアルデータ入力 ラッチセットアップ時間 tDMDS 50 ns シリアルデータ入力 ラッチホールド時間 tDMDH 0 ns DMCLK
クロック周波数 (* 46) fDMCK 0.5 64fs 6.2 MHz デューティ比 dDMCK 40 50 60 % 立ち上がり時間 tDMCKR 10 ns 立ち下がり時間 tDMCKF 10 ns Notes:
* 46. クロック周波数は、FSMODE[4:0] bitsで選択されたサンプリングレート(fs)で決まります。
tDMCK
65%AVDD DMCLK1/2
35%AVDD tDMCKL
50%AVDD
fDMCK = 1 / tDMCK
dDMCK = 100 x tDMKL / tDMCK
tDMCKR tDMCKF
DMCLK1/2 50%AVDD
DMDAT1/2
tDMDS
VIHA2 VILA2 tDMDH
DMCLK1/2 50%AVDD
DMDAT1/2
tDMDS
VIHA2 VILA2 tDMDH
DCLKP1/2 bit =”1”
DCLKP1/2 bit =”0”
Figure 13. ディジタルマイクインタフェースタイミング波形
7. Master SPIインタフェース
(Ta=-40~85°C; AVDD=3.13~3.6V, TVDD1=TVDD2=TVDD3=1.7~3.6V, VDD12=1.14~1.3V; AVSS
=DVSS=0V; CL= 20pF)
Parameter Symbol Min. Typ. Max. Unit
Master Mode
SCLK周波数 - 6.144 MHz
SCLK Duty比 (* 47) - 50
ECSO ↓からESCLK↑ - 80 ns
Delay Time from ESCLK↓ to ESDO - -40 40 ns
ESDI Hold Time from ESCLK ↑ - 40 ns
ESDI Setup Time from ESCLK ↑ - 40 ns
Through Mode
Slave Port → Master Port
CSN入力からECSO 出力遅延時間 - 0 40 ns
SCLK入力からESCLK 出力遅延時間 - 0 40 ns
SI入力からESDO 出力遅延時間 - 0 40 ns
Master Port → Slave Port
ESDI入力からSO 出力遅延時間 - 0 40 ns
* 47. 分周数偶数時
セルフブート利用時は12.288MHz以下の水晶発振器に対応しています。