図 4–15に、 MCVアーキテクチャと1の値を計算するためのクロックまたはパラレ ル・アーキテクチャで実装されたシングル・レート・ フィルタのタイミング図を示 します。
図 4‒14. リセットおよびクロック・イネーブル・プロトコル
図 4‒15. シングル・チャネル、シングル・レート（パラレルまたは MCV シングル・サイクル）
このフィルタは各クロック・サイクルの入力を受け入れて、出力を生成します。
ast_source_ready およびast_sink_valid がHighに保たれるため、フィルタは内部的 に完全なストリーミングを実行することができます。 ast_sink_ready および
ast_sink_valid はクロックの立ち上がりエッジの間に両方ともHighの場合、入力が 転送されます。
図 4–16 は図 4–15に、単一チャネル・フィルタと同じ仕様を持つ3つのチャネル・
フィルタを示しています。
FIRフィルタはシンク（入力）とソース（出力）モジュールの両方のために、パケッ ト開始（sop）およびパケット終了 （eop） 信号を持っています。 FIRフィルタの最初 の入力データは、 ast_sink_sop ポートのHigh値を伴っていて、最初のチャネルに属 しています。
3番目の入力データは、ast_sink_eop ポートのHigh値でパケットの終わりとして マークされています。このシーケンスは、各サイクルで継続的に繰り返します。
フィルタ出力の準備が整うと、 ast_source_valid はHighになり、最初のデータ出力 ast_source_sop はHighになってパケット開始をマークします。 ast_source_channel 出力は、どの特定の出力が属しているチャネルを示しています。最後のチャネルの データは、ast_source_eop ポートのHigh値でマークされています。
図 4–17 および 4–21ページの図 4–18 に、別のシングル・チャネル、シングル・レー
ト・フィルタのタイミング図を示しています。これらの図は、各3のクロック・サ イクルで、FIRフィルタは入力データが必要であり、1つの出力データを生成しま
す。 一般的に、MCVのマルチサイクル・フィルタ（値を計算するためのクロックが1
より大きい場合）は、シリアル・フィルタ、マルチビット、およびシリアル・フィ ルタは、Nは以下を表すすべてのNクロック・サイクルの新入力データを必要とし ます。
■ MCV マルチサイクル・フィルタのために、Nは、値を計算するためのクロック
■ マルチビット・シリアル・フィルタのために、 N ＝（入力データのビット幅）/
（シリアル・ユニット数）
図 4‒16. 3 チャネル、シングル・レート（パラレルまたは MCV シングル・サイクル）
■ シリアル・フィルタのために、 N ＝（入力データのビット幅+1）
図 4–17に、3クロック・サイクルごとに、フローは ast_sink_valid をアサートす るデータ・プロバイダによって制御されます。
図 4–18に、各クロック・サイクルで、 ast_sink_valid は常にHighに保たれ、デー タ・プロバイダは、新しいデータをフィードすることができます。しかし、フィル タは ast_sink_readyをアサートすることによって、3クロック・サイクルごとに新 しいデータを受け入れます。
このシナリオでは、データのサンプル数は、一度にフェッチされて、
ast_sink_readyは長期でディアサートされます。この動作は、Avalon-STのコント ローラの内部バッファリングによるものです。
図 4‒17. シングル・チャネル、シングル・レート（シリアル、マルチビット・シリアル、MCV マルチサイク ル）、 ast̲sink̲valid 制御
図 4‒18. シングル・チャネル、シングル・レート（シリアル、マルチビット・シリアル、MCV マルチサイク ル） ast̲sink̲ready 制御