第1章では、研究背景と目的を述べた。年々LSIにおける素子数が増大し、テストコス トの高騰が顕著になっている。ここで、時間-デジタル変換器(TDC)に焦点をあて、回路面 積が小さく、高精度なΔΣ型をピックアップした。
第2章では、ΔΣTDCの構成について述べた。ディレイライン、位相比較器、積分器、
比較器またはフラッシュADCで構成されるΔΣTDCは測定時間に比例して分解能が細か くなる優れものである。これを更に拡張したマルチビットのΔΣTDCはより、高速化する ことができる。
第3章では、ΔΣTDCに用いられる回路構成を部分別に説明し、ΔΣTDCの仕組みを記 述した。またそれぞれの回路が動作しているか、SPICEシミュレーションで確認した。
第4章では、1ビット、マルチビットのシミュレーションを行い全体の回路動作を確認し た。1ビットでは、遅延素子の遅延値をτとすると、測定範囲は±τとなり出力は入力の立 ち上がりエッジの差に比例することを示した。測定範囲外の立ち上がりエッジの差を入れ た場合は、出力が全てHighかLowになる。nビットのシミュレーションでは、出力が複 数あるため、これらの合計が出力である。また、1ビットの条件と比較すると、同条件で分 解能は(2𝑛− 1)倍微細化することができ、または(2𝑛− 1)倍測定時間を短くすることができ、
または7倍測定範囲を広くすることができる。
第5章ではマルチビットΔΣTDCに対する校正技術の検討を行った。これは、マルチビ ットが故、複数の遅延素子を用いる為、遅延素子の遅延値のばらつきがあると、出力は非 線形になり、精度良い結果が出力されなくなる欠点がある。この欠点を克服する方法が外 付け回路であるData Weighted Averaging (DWA)と並び替えアルゴリズムである。DWA はデータ平均加重法であり、マルチビットΔΣTDCは構成上同じ経路ばかり選択されてし まう。これをリレーのように、選択される回路を分担させ各遅延素子が均等に選択される ようにするのがDWAである。これは、1次のノイズシェープを掛けたものと同等になり、
雑音が高周波に移動するのと同じで、線形性が向上するものである。並び替えアルゴリズ ムは、通常時の2倍の遅延素子を用い、各々のばらつきが打ち消し合うように組み合わせ る。その後、線形性が向上するような組合せで並び替え、このデータをメモリに保存し、
メモリの内容をフィードバックして使用する。遅延素子の測り方として、リング発振器構 成が挙げられる。経路を次々に切り替え、各遅延素子を通した場合の周波数をカウンタで
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計測し、デジタル回路で計算、メモリに保存する。この手法は、DWAより校正手法が高い のが特徴であるが、回路規模には課題がある。
第6章では、電流DACに対して、VCOによる電流源測定、電流源合成、並び替えによ る線形性向上手法を適用し、数値計算による効果の確認、回路の検討を行った。提案手法 は高精度アナログ回路不要なデジタル手法であり微細化に適した技術である。
また今後、余剰分の電流源を増やした場合の効果を検討し、増幅器とVCOのより適切な回 路構成を考えていく。
最後に、提案した手法により簡易で高速・高精度なテストが可能となり、テスト容易化 設計(Design for testability; DFT)や組込み自己テスト(Built-in self-test; BIST)、外付け自 己テスト(Built-out self-test; BOST)のクロックタイミング測定及びテストとして使えるこ とが期待できる。さらにΔΣTDCはクロックの位相雑音試験のために使用できる。位相雑 音の周波数特性はΣΔTDC出力をFFTすることにより得ることができ、提案手法が適用可 能である。
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謝辞
本研究を遂行するにあたって、御指導、御鞭撻を頂きました小林春夫教授に心より感謝申 し上げます。また論文審査をして頂きました高井伸和准教授、伊藤直史准教授およびご指 示、ご討論頂きました松浦達治氏と小林修氏はじめとするSTARC関係者の方々に心より感 謝申し上げます。最後に、本研究に対して沢山の有益な機会を与えて下さった新津葵一助 教、技官の石川信宜様、そして小林研究室および高井研究室の皆様に心より感謝申し上げ ます。
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参考文献
[1] R. J. van de Plassche, CMOS Integrated Analog-to-Digital and Digital-to-Analog Converters, Kluwer Academic Publishers (2010).
[2] Y. Arakawa, Y. Oosawa, H. Kobayashi, O. Kobayashi, “Linearity Improvement Technique of Multi-bit Sigma-Delta TDC for Timing Measurement”, IEEE 3rd
International Workshop on Test and Validation of High-Speed Analog Circuits, Anaheim, CA (Sept. 2013).
[3] S. Uemori, M. Ishii, H. Kobayashi, Y. Doi, O. Kobayashi, T. Matsuura, K. Niitsu, F.
Abe, D. Hirabayashi, ”Multi-bit Sigma-Delta TDC Architecture for Digital Signal Timing Measurement”, IEEE International Mixed-Signals, Sensors, and Systems Test Workshop, Taipei, Taiwan (May 2012).
[4] S. Uemori, M. Ishii, H. Kobayashi, Y. Doi, O. Kobayashi, T. Matsuura, K. Niitsu, Y.
Arakawa, D. Hirabayashi, Y. Yano, T. Gake, N. Takai, T. J. Yamaguchi, “Multi-bit Sigma-Delta TDC Architecture with Self-Calibration ”, IEEE Asia Pacific Conference on Circuits and Systems, Kaohsiung, Taiwan (Dec. 2012).
[5] T. Chen, G.Gielen, “ A 14-bit 200-MHz Current-Steering DAC with
Switching-Sequence Post-Adjustment Calibration”, IEEE Journal of Solid-State Circuits, vol. 42, no. 11, pp. 2386-2394 (Nov. 2007).
[6] R. Schreier, G. Temes, Understanding Delta-Sigma Data Converters, IEEE Press (2005).
[7] S. Ito, S. Nishimura, H. Kobayashi, S. Uemori, Y. Tan, N. Takai, T. J. Yamaguchi, K.
Niitsu, “Stochastic TDC Architecture with Self-Calibration”, IEEE Asia Pacific Conference on Circuits and Systems, Kuala Lumpur, Malaysia (Dec. 2010).
[8] D.-W. Jee, Y.-H. Seo, H.-J. Park, J.-Y. Sim, “A 2 GHz Fractional-N Digital PLL with 1b Noise Shaping ∆Σ TDC”, IEEE VLSI Circuit Symposium, Kyoto (June 2011).
[9] B. Young, K. Sunwoo, A. Elshazly, P. K. Hanumolu, “A 2.4ps Resolution 2.1mW Second-Order Noise-Shaped Time-to-Digital Converter with 3.2ns Range in 1MHz Bandwidth”, IEEE Custom Integrated Circuits, San Jose (Sept. 2010).
[10] D. Hirabayashi, Y. Osawa, N. Harigai, H. Kobayashi, O. Kobayashi, K. Niitsu, T.
Yamaguchi, N. Takai, ”Phase Noise Measurement with Sigma-Delta TDC”, IEEE
International Test Conference, Poster Session, Poster No. 3, Anaheim, CA (Sept. 2013).
[11] F. Maloberti, Data Converters, Spring (2007).
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本研究に関する業績
学会発表
[1] 宮﨑 雄太, 大澤 優介, 小林 春夫, 小林 修, 「ΔΣ型時間測定回路の線形性向上技術」, 第 4 回電気学会東京支部栃木・群馬支所合同研究発表会, ETG-14-81, 群馬大学工学部 (2014年3月3日-4日)
[2] Yuta Arakawa, Yusuke Oosawa, Haruo Kobayashi, Osamu Kobayashi , “Multi-bit Delta-Sigma TDC for Timing Measurement”, 5th International Conference on Advanced Micro-Device Engineering (AMDE2013), P81, Kiryu, Japan (Dec. 19, 2013) [3] 荒川 雄太, 「ディジタル信号タイミング測定のためのマルチビット・デルタシグマTDC 回路」, 第55回システムLSI合同ゼミ, 中央大学 (2013年10月26日)
[4] Yuta Arakawa, Yusuke Oosawa, Haruo Kobayashi, Osamu Kobayashi,“Linearity Improvement Technique of Multi-bit Sigma-Delta TDC for Timing Measurement”, IEEE 3rd International Workshop on Test and Validation of High-Speed Analog Circuits, Anaheim, CA (Sept. 12-13, 2013).Preliminary Program
[5] 荒川 雄太，小林 春夫，松浦 達治，元澤 篤史，小林 修，新津葵一, 「DA 変換器の VCOを用いた自己校正技術の検討」, 第3回電気学会東京支部栃木・群馬支所合同研究発 表会, ETG-12-7, 宇都宮大学工学部 (2013年2月28日, 3月1日)
[6] 河内 智, 平林 大樹, 荒川 雄太 石井 正道, 上森 聡史, 佐藤 幸志, 小林 春夫, 志水 勲, 高井 伸和, 新津 葵一,「デジタル信号タイミング試験用BOST のアナログFPGA実現 の検討」,第68回FTC 研究会, 秋田 (2013年1月10日-12日)
[7] Satoshi Uemori, Masamichi Ishii, Haruo Kobayashi, Yuta Doi, Osamu Kobayashi, Tatsuji Matsuura, Kiichi Niitsu,Yuta Arakawa, Daiki Hirabayashi, Yuji Yano, Tatsuhiro Gake, Nobukazu Takai, Takahiro J. Yamaguchi, “Multi-bit Sigma-Delta TDC Architecture with Self-Calibration”, IEEE Asia Pacific Conference on Circuits and Systems, Kaohsiung, Taiwan (Dec. 2-5, 2012).
[8] 平林 大樹, 荒川 雄太, 河内 智, 石井 正道, 上森 聡史, 佐藤 幸志, 小林 春夫, 新津 葵一, 高井 伸和 「ディジタル信号タイミング試験用BOSTの検討」, 電気学会 電子回路 研究会, ECT-12-069, 熊本 (2012年10月4日)
[9] 荒川 雄太, 新津 葵一, 小林 春夫, 「低電源電圧信号発生回路 - 時間領域アナログ回路 -」, 第2回電気学会東京支部栃木・群馬支所合同研究発表会, ETG-11-19, 桐生市民文化会 館 (2012年2月29日, 3月1日)
[10] 浅見幸司, 立岩 武徳, 黒沢 烈士, 易 茹, 荒川 雄太, 小林 春夫, 「線形位相遅延ディ ジタルフィルタの実装の検討」, 第13回DSPS教育者会議 ポスターセッション, 東京都市