第 3 章 の参考文献
たパターン面積は 57. 1%になった．独立したゲートを持つダブルゲートトランジスタは図 4-17(c)のトランジスタ及び電源/接地の縦幅は FinFET と同じであるが，2 入力の論理を 1
つの
Fin
で実現できるために，FinFET
よりもパターンレイアウト上のFin
の数が少なくな- 49 -
るためにトランジスタ及び電源/接地部分の横幅を縮小することができる．それによって配 線部分の横幅も縮小することができるためにパターン面積を
46.6%に縮小することができ
た．それに対して提案方式はVDD
とVSS
の配線の真下にレイアウトすることによりのト ランジスタ及び電源/接地部分の面積を大幅に縮小することができる．さらに回路の方向を 最適化（トランジスタを90°回転）することによって FinFET
の50%，独立したゲートを
持つダブルゲートトランジスタの61%のパターン面積で実現することができる．
図
4-18
に検討に用いた4bit multiplexer
の回路図を示す．1bit-Full Adder
と対照的に論 理ゲート数と比較して入出力数が多い構成になっている．トランジスタのチャネル幅はNMOS，PMOS
ともに10F
とした．平面型で構成した場合のパターン面積を100%とする
と，
FinFET
は69.2%，独立したゲートを持つダブルゲートトランジスタは 68.2%，提案方
式は
32.0%で実現できることがわかった（図 4-19）
．ソース，ドレインに入力が入り，さらに入出力数が多く，配線が複雑に入り組んでいるために配線領域のパターン面積が非常に大 きくなっている（図
4-16
の1bit-Full Adder
は配線部分の面積が20%であったが，4bit
multiplexer
では38%）．そのため，配線領域のパターン面積を縮小することが難しい
FinFET
や独立したゲートを持つダブルゲートトランジスタでは1bit-Full Adder
の場合ほ どパターン面積を縮小することができなかった．また，FinFET
と独立したゲートを持つダ ブルゲートトランジスタでパターン面積がほとんど同じになった．これは，独立したゲート を持つダブルゲートトランジスタは2
入力の論理を1
個のFin
で実現できるために図16
の ような回路ではパターン面積縮小効果が高いが，図4-18
のように入力数が1
の論理のみで 構成された回路では，パターンレイアウトがほぼFinFET
と同じようになってしまうため である．それに対して提案方式はPMOS
の上にNMOS
を積層しているためにソース，ド レインへ入力するために配線を大きく迂回させる必要が無い．またVDD
やVSS
があるた めにゲート電極用のポリシリコンとメタルをつなぎかえるため必要だったコンタクトも不 要になるなどの特徴があるためにFinFET
や独立したゲートを持つダブルゲートトランジ スタの半分以下のパターン面積を実現できる．図
4-18．4bit multiplexer
の回路図- 50 - 図4-19．4bit multiplexerのパターンレイアウト図
4－10．結論
従来提案されていたスタック型の
3
次元トランジスタと，独立したゲートを持つダブルゲ ートトランジスタの特徴を併せ持つ独立したゲートを持つスタック型の3
次元トランジス タを今回新たに提案した．NMOS
とPMOS
を積層出来，素子分離部分のパターン面積が不 要となりシリコン柱の両側面に異なる信号を入力出来る特徴を併せ持つため，パターン面積 の縮小効果は非常に大きい．チャネル幅が5F
のトランジスタを1
つの提案方式で実現した 場合，インバータは従来の平面型の場合の18%～30%，NAND、NOR
は平面型の場合の21%～33%に縮小出来る事がわかった．チャネル幅の小さいトランジスタの割合の大きい通
信用システムLSI
では側壁チャネル幅を最適化することによって24%，チャネル幅の大き
いトランジスタの割合の大きいDRAM
用バッファ回路では側壁チャネル幅を最適化する事によって
13%にパターン面積を縮小できる．配線領域のパターン面積も考慮に入れた
1bit-Full Adder， 4bit multiplexer
では提案方式をVDD
とVSS
の配線の直下コンパクトに レイアウトする事が出来，それぞれ28.5%，32.0%に縮小出来る．以上のパターン面積縮小
率は，従来提案されている3
次元トランジスタFinFET，独立したゲートを持つダブルゲー
トトランジスタを用いた場合と比較して非常に大きい．提案方式はシステムLSI
の性能を 犠牲にすることなくパターン面積が縮小できるために今後のシステムLSI
の高密度化に極 めて有効である．- 51 -
ドキュメント内
3次元型トランジスタを用いた半導体集積回路の高集積化（低コスト化）、高速化、低電力化に関する研究
(ページ 53-56)