2.4 GHzウェイクアップ受信機の試作と評価

(1)

招待論文

2.4 GHz

ウェイクアップ受信機の試作と評価

平松

正太

†

池辺

将之

††a)

_佐野

_栄一

†

Design and Fabrication of 2.4 GHz Wake-up Receiver

Shota HIRAMATSU

†

, Masayuki IKEBE

††a)

, and Eiichi SANO

†

あらましワイヤレスセンサネットワーク (WSN) や IoT (Internet of Things) 実現のため，センサの消費電力削減が必須である．このため，ウェイクアップ受信機が提案され，研究が活発化している．センサ用 LSI の小型化のためにはアナログフロントエンドともにウェイクアップ信号をディジタル再生するクロックデータ再生回路の集積化が望まれる．しかしながら，クロック再生回路は論理スイッチングの際に雑音を発生し，この雑音がシリコン基板を伝搬しチップ内のアナログ回路部分に流入し，アナログ回路の性能を劣化させる可能性があり，更には正確な動作を妨げる可能性がある．本論文では，マイクロワット級ウェイクアップ受信機における，クロックデータ再生回路からアナログ回路である包絡線検波回路の入力ポートへの基板雑音流入を実験により検証した．基板雑音の伝搬経路は，試作回路の測定結果と，等価回路シミュレーションを比較することによって明らかにした．得られた知見をもとに，雑音対策を施したウェイクアップ受信機を設計した．試作したウェイクアップ受信機を評価した結果，キャリア周波数 2.4 GHz において PWM 変調信号を 100 kbps で受信することに成功した．キーワードセンサネットワーク，IoT，ウェイクアップ受信機，サブスレッショルド，スイッチング雑音，ミックストシグナル

1. まえがき

ワイヤレスセンサネットワーク(WSN)や，IoT (In-ternet of Things)の実現のため，センサの消費電力を低減することは必須課題となっている．その理由は， (1) WSNでは多数の通信ノードが点在し，消費電力は膨大なものとなることが予想される，(2)膨大な量のセンサノードを保守・運用管理するのは難しく，低消費電力化することにより小型バッテリーでの長期動作を可能とし，メンテナンス頻度を低くすることができる．太陽光などの環境エネルギーを用いたエナジーハーベスティングにより運用できるのが将来的には望ましい． WSNにおいて，センサノードが収集したセンシングデータはデータ収集ノードに送られる．その際，常 †_{北海道大学量子集積エレクトロニクス研究センター，札幌市} Research Center for Integrated Quantum Electronics, Hokkaido University, North 13, West 8, Sapporo-shi, 060– 8628 Japan

††_{北海道大学大学院情報科学研究科，札幌市}

Graduate School of Information Science and Technology, Hokkaido University, North 14, West 9, Sapporo-shi, 060– 0814 Japan

a) E-mail: [email protected]

図 1 ウェイクアップ受信機を用いたオンデマンド型通信

Fig. 1 On-demand communication using wake-up re-ceiver. 時送信すると電力消費が大きくなり10年程度の長期動作は困難である．また，タイマーを内蔵し定期的に送る場合，通信の衝突を避けるためのMACプロトコルが必要となってくる．そのため，データ収集ノードが通信制御し，要求があった場合のみセンサノードが送信するような，オンデマンド型のセンサが注目されている．オンデマンド型通信の概念を図1に示す．オンデマンド型通信のためにウェイクアップ型の受信機が提案された[1]．ウェイクアップ受信機は受信した信号によって回路の一部の動作，停止を制御することで電力の削減を図る技術である．この方式では常に信号

(2)

を監視している部分と，ウェイクアップ信号を受けたときのみ起動する部分に回路全体を分ける．前段は常に信号を監視しているため，低消費電力であることが求められる．大容量ボタン電池で10年程度使用すること，Bluetooth LEのスリープモード時の消費電力などを考慮すると，ウェイクアップ受信機の消費電力としては10 μW程度が目標となる．ウェイクアップ信号の受信方式には，直接検波方式[2]と，疑似的なヘテロダイン方式[3], [4]がある．直接検波方式は消費電力が大きい局部発振器(LO)を排除することにより低電力化できるが，感度に関しては不利である．一方，LO周波数とキャリア周波数を一致させない疑似的なヘテロダイン(uncertain-IFや dual IF)方式では，位相同期回路(PLL)や低雑音増幅器(LNA)の排除により低消費電力化が可能となる．直接検波方式において，直接検波した後にベースバンドLNAを用いる場合もある．これまでに報告されている代表的なウェイクアップ受信機を紹介する．疑似的なヘテロダイン方式は通信速度，感度共に良好であるが，LOを用いているため消費電力が10 μWを超えていることがわかる[5], [6]．また，直接検波方式を採用し，LNAを用いたものも感度は良好であるが，LNAを搭載したため消費電力が 10 μWを超えている[7]．文献[8]では低消費電力を達成しているが，インピーダンス整合のために外付け表面弾性波(SAW)フィルタが必要である．文献[10]の直接検波方式ウェイクアップ受信機は，クロックデータ再生回路を集積化しており，タイミングクロックとデータの復調もオンチップで行うことができる点が利点である．本研究では，低消費電力のために直接検波方式を採用し，インピーダンス整合回路，クロックデータ再生回路も集積したウェイクアップ受信機を実現することを目的としている．一般的に，低電力動作を主眼に置いた回路は雑音の影響を受けやすく，その対策を考慮する必要がある．本ウェイクアップ受信機はディジタル回路部分とマイクロワット級のアナログ回路部分を混載したミックストシグナルLSIとなっており，ディジタル回路の論理スイッチングの際に生じる雑音の影響を受け，動作が妨げられる場合がある．本論文ではスイッチング雑音の影響を実験と等価回路シミュレーションにより明確化し，低雑音化を図った設計により正常な回路動作を実現したので以下に詳細を示す．

2. ウェイクアップ受信機の構成

本ウェイクアップ受信機は，図2に示すように，インピーダンス整合回路，包絡線検波回路，高利得増幅器，クロックデータ再生回路(Clock Data Recovery; CDR)で構成されている． 2. 1 包絡線検波回路，高利得増幅器包絡線検波回路と高利得ベースバンド増幅器は，同じユニット回路を用いており，包絡線検波回路は入力をサブスレッショルド領域にバイアスすることで，ドレイン電流の非線形性を利用して検波する[10]．図3にユニット回路の構成と非線形性検波を模式的に示す．MOSFETの動作周波数を超えたキャリアをもつオン・オフ信号も検波することができ，60 GHz での検波[10]，更には，テラヘルツ領域での検波も可能であることを確認している[12]．ベースバンド増幅器は約100 dB程度の利得をもっており，オフセットが問題になるが，本回路はサブスレッショルド領域にバイアスさせたオペアンプをフィードバック回路として用いることで，その遅い時定数から DCオフセットを除去することができ，出力のバイアスをVCMに固定することができる[13]． 2. 2 インピーダンス整合回路ミリ波やマイクロ波領域では受信された電力を効率良く入力するためにインピーダンス整合が必須となっ図 2 ウェイクアップ受信機の構成

Fig. 2 Block diagram of our wake-up receiver.

図 3 (a)ユニット回路の構成，(b) 非線形性検波の概要 Fig. 3 (a) Conﬁguration of unit circuit, (b)

(3)

ている．アンテナから続く伝送線路の特性インピーダンスと，アナログフロントエンド部分のインピーダンスの整合がとれていないと，信号の反射が起き，受信された電力を全て利用することができない．インピーダンス整合をとるには幾つかの方法がある．バルク弾性波(BAW)やSAWを利用したフィルタはモジュール化する場合にはよい候補となる[5], [8]．一方，小型化のためにモノリシック集積化する場合にはオンチップ整合回路が必要となる．60 GHzのようなミリ波領域ではマイクロストリップラインのような伝送線路を組み合わせてインピーダンス整合をとることができる[10]．しかし，2.4 GHzのようなマイクロ波領域では，ミリ波領域に比べて波長が長くなるため，伝送線路を用いたインピーダンス整合が難しくなる．そのため，スパイラルインダクタをチップ上に形成する必要がある[6], [11]．この場合，Q値の低下を避けるために，下層配線層を用いずに，最上位配線層でインダク図 4 ILO型 CDR 回路の構成 Fig. 4 Block diagram of ILO-type CDR circuit.

図 5 PWM型 CDR 回路の構成 Fig. 5 Block diagram of PWM-type CDR circuit.

タを形成する．

2. 3 CDR回路

CDR回路は，受信した信号に同期したクロックとそのデータを再生するものであり，本研究では，注入同期(Injection Locking Oscillator: ILO)型と，パルス幅変調(Pulse Width Modulation: PWM)型を用いた[9], [10]．各々の回路構成を図4及び図5に示す． ILO型はクロック再生とD-F/Fによって構成され，再生されたクロックを用いてデータを復調するものとなっている．クロック再生はILOと短パルス生成回路から構成され，検波器を経たベースバンド信号が遅延時間の異なる二つの経路を通り遅延時間が大きい方がHigh，遅延時間が小さい方がLowの場合のみ立ち上がるよう設計することでベースバンド信号の半周期に同期したパルスが生成される．これをILOに注入することでベースバンド信号に同期したクロックを再生することができる．ILOはインバータのリングオシレータの初段をNAND回路にし，前述のパルスを入力することで同期する． PWM型においては，デューティが50%以上のRZ 信号を論理“1”，50%以下のRZ信号を論理“0”と定義したPWM信号からクロックを再生し，再生したクロックを用いてPWM信号からNRZ信号に変換している．入力PWM信号の立ち上がりを検出し，リング発振器を起動，カウンタで信号1周期分のパルスを計測し，次の信号立ち上がり時に計測値の半分をレジスタへ転送，レジスタ記憶値と計測値を比較し，記憶値より下回っていればLow，上回っていればHighを出力する．これによってクロックを生成し，クロック

(4)

立ち上がり時でのPWM信号を判定することでNRZ データを復調する．このタイプは信号が入力したときのみ動作するようになっており，低消費電力化が期待できる．更に，リング発振器の発振周波数の1/4∼ 1/2n−2(n：カウンタ段数)の広範囲なクロックを再生できるという利点を有している．

3. 基板雑音の評価

ディジタル回路は論理スイッチングの際に雑音を発生する[14]．これは論理スイッチングの際にMOSFET のドレインと基板の間の容量性結合によって電流が流れるためである．この電流が基板の抵抗を介してポテンシャルの変動となり，アナログ回路部分に伝播すると，アナログ回路部分の基板のポテンシャルが変わり，しきい値が変動してしまう．低電力動作を目的とした，しきい値近辺で動作している回路ではこれは致命的なものとなる[15], [16]．インピーダンス整合をとる際に，マイクロストリップ構造のように信号線の下がGNDで覆われている場合，基板からの雑音の影響を受けない．しかし，GND で覆われていないオンチップインダクタや，MIMキャパシタは基板と容量性結合をし，基板からの雑音の影響を受ける．過去に試作した回路ではインピーダンス整合回路に， MIMキャパシタと，オンチップインダクタを二つ用いていた．この構造では基板から雑音の影響を受ける可能性がある[17]．雑音の影響を評価するため，ILO型のCDR回路を搭載したウェイクアップ受信機を測定した．入力信号に同期する構成であるが，信号が入力されていない場合にはリング発振器はフリーラン状態であるので，リング発振器で発生するスイッチング雑音の影響を評価することができる．オンウェハプローブを用いて測定した結果を図6に示す．このとき，CDR回路のみ電源オンとし，アナログ回路の電源はオフ，信号も入力していない．図6において，RFinが信号入力端子であり，IDETは包絡線検波回路の入力MOSFETのバイアスとオペアンプのバイアスを設定するために外部から電流を与えている端子である．また，クロックはCDR回路におけるタイミングクロック出力端子である．図6から，IDET端子においてCDRのフリーランクロックより73 dB小さい雑音を確認できる．このとき，RFinはスペクトラムアナライザの測定限界を下回っている．本ウェイ図 6 試作回路の各端子におけるスペクトル測定結果

Fig. 6 Measured spectra of detector input port and clock port.

図 7 矩形波を入力したときの IDET端子の測定波形

Fig. 7 Measured waveforms of input port IDET and applied square wave.

クアップ受信機の高利得増幅器は100 dB程の利得をもつので，この雑音が正ループを構成すると発振してしまい，回路の動作を妨げることになる．そのため，雑音の伝搬を回路の利得以下に抑える必要がある．更に，CDRのクロック出力とIDET端子間の雑音の結合を確認するために，回路全体を電源オフにした状態で，クロック出力端子に振幅1.5 Vp−pの377 kHz 矩形波を入力した．この状態でIDET端子を測定した結果を図7に示す．矩形波の立ち上がりと立下り時に，約50 mVのリンギング波形がIDET端子に現れていることが確認できる．この状態ではバイアスが安定しないため正常な動作を妨げる．これまでの測定結果を等価回路モデリングし，評価

(5)

図 8 シミュレーションで用いた等価回路図

Fig. 8 Schematic circuit model for simulating substrate noise coupling.

図 9 矩形波を入力したときの IDET シミュレーション

波形

Fig. 9 Simulated waveforms of input port IDETand applied square wave.

した．図8にシミュレーションした回路図を示す．インダクタとMIMキャパシタに関してはファウンドリから提供されている寄生素子を含んだものを使用している．素子値はそれぞれ，CS1は約70 fF，CS2は約 360 fF，CS3は約120 fF，RS1は300 Ω，RS2は200 Ω である．ガードリングとMOSFET部分の基板コンタクトの抵抗値は，だ円近似を用いて導出した[18], [19]．また，レイアウトでMIMキャパシタがクロック出力バッファの近傍にあったことも原因であると考え，回路シミュレーションに組み込んだ．図9にシミュレーション波形を示す．図7に示したクロック出力波形とIDET端子測定波形をよく再現している．この際，基板抵抗の値を1∼1000のオーダーで変化させたが，波形はほとんど変化せず，容量性結合が支配的であった．このシミュレーションにより，主に雑音はCDR のVSSから，MIMキャパシタの寄生容量CSと基板の抵抗を介してIDET端子へ伝搬する経路，クロックの出力配線と基板間の容量と，基板の抵抗を介し伝搬する，二つの経路で伝搬していることがわかった．

4. 低雑音化設計

測定とシミュレーションにより，CDR回路で発生するクロック雑音が検波器の入力部に伝搬し，正帰還ループを形成している可能性があることが分かった．この雑音を抑えるための回路設計を行った．まず，信号の変調方式を，NRZではなくPWMとした．このため，ILO型[10]と異なり，入力信号がない限り内部で発振器が動作しないPWM型[9]に変更し，動作時のリング発振器の発振周波数をベースバンド周波数よりも1桁高い2 MHzに設定し，高利得増幅器の帯域から外れるように設計した．また，雑音の影響を低減するべく，ベースバンド増幅器を差動構成にする方法もあるが，これに関しては，・ベースバンド信号のduty比が変化しないようにするためには電流を大きくする必要があること．

(6)

・十分な同相除去比と帯域を確保するためには電流を大きくする必要があること．・バランが必要となり，回路面積が大きくなってしまうこと．以上のことから差動構成ではなく，今まで通り単相構成とした．更に，CDR回路からの雑音の伝搬を低減するために，CDR回路の出力バッファを構成するMOSFET

をDeep N-Well (DNW)を用いたRF MOSFETに置換し，配線はマイクロストリップ構造とすることで基板の電位の安定を図った．更に，Vddに接続した DNWを用いたガードリングでCDR回路全体を囲むことで雑音の伝搬を抑えた[20]．更に，インピーダンス整合回路に関しても，インダクタの数を2から1へと変更し，雑音の影響を受け得る部分を減らした．これらの変更を盛り込んで試作を行った．

5. 測定結果

180 nm RF/Mixed signal CMOSプロセスを用いて試作した．試作チップを図10に示す．電源，信号入力，信号出力にはオンウェハプローブを用いた．本回路において，信号の“0”と“1”はPWMにて表し，パルスのデューティ比が25%の場合を“0”とし，75%の場合を“1”とした．NRZからPWMへと変換するモジュールを市販の汎用ロジックICを用いて試作し，図 10 試作チップ写真

Fig. 10 Microphotograph of fabricated circuit.

NRZの疑似ランダムビット列(PRBS)を入力することで，疑似ランダムなPWM信号を生成した．2.4 GHz のCWを疑似ランダムPWM信号で変調しウェイクアップ受信機へ入力した．入力電力は−30 dBmである．図11に測定波形を示す．最上部の波形が変調に用いた100 kbps PWM信号であり，このPWM信号からNRZのデータとクロックを再生できていることがわかり，回路の正確な動作を達成することができた．ビット誤り率(BER) = 10−3で規定したときの感度は−32 dBmであった．また，雑音と変換効率により計算される感度は以下の式で与えられる[21]． Sensitivity = 3.5 N (f )df γ (1) ここで，N (f )は雑音電力密度であり，γは変換効率[出力電圧/入力電力(V/W)]である．式(1)より計算された感度は，−46 dBmであった．BERが大きくなっている原因は測定系の雑音除去が完全ではないことに依るものと考えている．包絡線検波回路と高利得増幅器を合わせた消費電力は11.3 μWであり，クロックとデータの出力バッファと，CDR回路を含めた消費電力は83.7 μWであった．ただし，CDR回路はウェイクアップ信号入力時にのみ動作するので，待ち受け時の消費電力は11.3 μWである．図12にベクトルネットワークアナライザを用いて測定したリターンロスを示す．2.4 GHzで−20 dBを達成しており，設計値とよく一致していることがわかる．図13にクロックの出力端子に矩形波を入力した場合のIDET端子の測定波形を示す．図7と同一条件で測図 11 疑似ランダム PWM 信号入力時の測定波形

Fig. 11 Measured waveforms of PWM baseband sig-nal, recovered NRZ data, and clock.

(7)

表 1 ウェイクアップ受信機の性能比較 Table 1 Performance comparison of wake-up receivers.

図 12 入力リターンロス S11

Fig. 12 Measured and designed S11 of wake-up re-ceiver. 定しているが，IDET端子に電圧の変動は見られず，基板を介した雑音の伝搬を抑えることに成功した．表1 に本研究の試作回路と先行研究との性能比較を示す．本研究ではミキサ，LNA，かつ他の部品を用いずにディジタル回路であるCDR回路も集積化し，動作させることに成功した．

6. むすび

インピーダンス整合回路，包絡線検波回路，高利得図 13 低雑音化ウェイクアップ受信機の測定波形

Fig. 13 Measured waveforms of input port IDETand applied square wave for modiﬁed wake-up re-ceiver. 増幅器，CDR回路から構成されたマイクロワット級ウェイクアップ受信機において，CDR回路からの雑音が包絡線検波回路の入力端子まで伝搬することを測定より明らかにした．また，測定結果と，基板の等価回路を用いた回路シミュレーションの結果から，雑音の伝搬経路が明らかになった．これらの知見をもとに，雑音を抑制する手法を盛り込んだ設計を行った．試作した回路は雑音の影響を低減することに成功し，キャリア周波数2.4 GHzで100 kbpsのPWM信号を検波，ディジタル再生することに成功した．謝辞本研究開発は総務省 SCOPE (受付番号

(8)

151301001)の委託を受けたものである．本研究開発の一部は総務省SCOPE (受付番号101501001)の委託を受けたものである．本研究の一部はVDECを通し，日本ケイデンス株式会社・メンター株式会社・アジレントテクノロジー株式会社の協力で行われたものである．文献

[1] J.M. Rabaey, J. Ammer, T. Karalar, B. Otis, M. Sheets, and T. Tuan, “PicoRadios for wireless sen-sor networks: The next challenge in ultra-low power design,” 2002 IEEE Int. Solid-State Circuits Conf. Dig. Tech. Pap., pp.200–201, 2002.

[2] N.E. Roberts, K. Craig, A. Shrivastava, S.N. Wooters, Y. Shakhsheer, B.H. Calhoun, and D.D. Wentzloﬀ, “A 236 nW -56.5 dBm-sensitivity blue-tooth low-energy wakeup receiver with energy har-vesting in 65 nm CMOS,” Dig. Tech. Pap. - IEEE Int. Solid-State Circuits Conf., pp.450–451, 2016. [3] N.M. Fletcher, S. Gambini, and J.M. Rabaey, “A

2 GHz 52µW wake-up receiver with −72 dBm

sen-sitivity using uncertain-IF architecture,” Dig. Tech. Pap. - IEEE Int. Solid-State Circuits Conf., pp.524– 526, 2008.

[4] C. Salazar, A. Kaiser, A. Cathelin, and J. Rabaey, “A −97 dBm-sensitivity interferer-resilient 2.4 GHz wake-up receiver using dual-IF multi-N-Path archi-tecture in 65 nm CMOS,” Dig. Tech. Pap. - IEEE Int. Solid-State Circuits Conf., pp.242–243, 2015. [5] N.M. Pletcher, S. Gambini, and J. Rabaey, “A 52µw

Wake-Up receiver with−72 dBm sensitivity using an uncertain-IF architecture,” IEEE J. Solid-State Cir-cuits, vol.44, no.1, pp.269–280, 2009.

[6] S. Drago, D.M.W. Leenaerts, F. Sebastiano, L.J. Breems, K.A.A. Makinwa, and B. Nauta, “A 2.4 GHz 830 pJ/bit duty-cycled wake-up receiver with

−82 dBm sensitivity for crystal-less wireless sensor

nodes,” Dig. Tech. Pap. - IEEE Int. Solid-State Cir-cuits Conf., pp.224–225, 2010.

[7] X. Huang, S. Rampu, X. Wang, G. Dolmans, and H. de Groot, “A 2.4 GHz/915 MHz 51µW wake-up

receiver with oﬀset and noise suppression,” 2010 IEEE International SolidState Circuits Conference -(ISSCC), pp.222–223, Feb. 2010.

[8] C. Hambeck, S. Mahlknecht, and T. Herndl, “A 2.4µW Wake-up Receiver for wireless sensor nodes with 71 dBm sensitivity,” Proc. - IEEE Int. Symp. Circuits Syst., pp.534–537, 2011.

[9] K. Takahagi, H. Matsushita, T. Iida, M. Ikebe, Y. Amemiya, and E. Sano, “Low-power wake-up receiver with subthreshold CMOS circuits for wireless sensor networks,” Analog Integr. Circuits Signal Process., vol.75, no.2, pp.199–205, 2013.

[10] T. Wada, M. Ikebe, and E. Sano, “60-GHz, 9-µW

wake-up receiver for short-range wireless communica-tions,” Eur. Solid-State Circuits Conf., pp.383–386, 2013.

[11] S.E. Chen, C.L. Yang, and K.W. Cheng, “A 4.5µw

2.4 GHz wake-up receiver based on complementary current-reuse RF detector,” Proc. IEEE Interna-tional Symposium on Circuits and Systems, pp.1214– 1217, 2015.

[12] K. Wakita, E. Sano, M. Ikebe, S. Arnold, T. Otsuji, Y. Takida, and H. Minamide, “Design and fabrica-tion of a terahertz imaging array in 180-nm CMOS process technology,” 2016 21st Int. Conf. Microwave, Radar Wirel. Commun. MIKON 2016, pp.4–7, 2016. [13] T. Iida, T. Asai, E. Sano, and Y. Amemiya, “Off-set cancellation with subthreshold-operated feedback circuit for fully differential amplifiers,” 2009 16th IEEE Int. Conf. Electron. Circuits Syst. ICECS 2009, pp.140–143, 2009.

[14] M. Nagata, J. Nagai, K. Hijikata, T. Morie, and A. Iwata, “Physical design guides for substrate noise re-duction in CMOS digital circuits,” IEEE J. Solid-State Circuits, vol.36, no.3, pp.539–549, 2001. [15] D.K. Su, M.J. Loinaz, B.A. Wooley, and S. Masui,

“Experimental results and modeling techniques for substrate noise in mixed-signal integrated circuits,” IEEE J. Solid-State Circuits, vol.28, no.4, pp.420– 430, 1993.

[16] N.K. Verghese and D.J. Allstot, “Computer-aided de-sign considerations for mixed-de-signal coupling in RF integrated circuits,” IEEE J. Solid-State Circuits, vol.33, no.3, pp.314–323, 1998.

[17] A.L.L. Pun, T. Yeung, J. Lau, F.J.R. Cl´ement, and D.K. Su, “Substrate noise coupling through planar spiral inductor,” IEEE J. Solid-State Circuits, vol.33, no.6, pp.877–884, 1998.

[18] S. Kristiansson, F. Ingvarson, and K.O. Jeppson, “Modeling of rectangular contacts for noise coupling analysis in homogeneous substrates,” 2005 Norchip, pp.24–27, 2005.

[19] S. Kristiansson, F. Ingvarson, and K.O. Jeppson, “Compact spreading resistance model for rectangular contacts on uniform and epitaxial substrates,” IEEE Trans. Electron Devices, vol.54, no.9, pp.2531–2536, 2007.

[20] D. Kosaka, M. Nagata, Y. Hiraoka, I. Imanishi, M. Maeda, Y. Murasaka, and A. Iwata, “Isolation strategy against substrate coupling in CMOS mixed-signal/RF circuits,” Dig. Tech. Pap. 2005 Symp. VLSI Circuits, pp.276–279, 2005.

[21] P. Kolinko and L.E. Larson, “Passive RF receiver design for wireless sensor networks,” IEEE MTT-S Inte’l Microws Symp., pp.567–570, June 2007

（平成 29 年 6 月 16 日受付，10 月 4 日再受付， 30年 2 月 13 日公開）

(9)

平松正太（学生員） 2016北海道大学・工卒．同年同大大学院修士課程進学．現在，CMOS テラヘルツイメージング，センサネットワーク用ウェイクアップ受信器の研究に従事．池辺将之（正員） 1995北海道大学・工卒．1997 同大大学院修士課程了．2000 同博士 (工学)．大日本印刷（株）入社 2001–2002 豊橋技術科学大学受託研究員として，近距離無線システムの研究に従事．2004 北海道大学大学院情報科学研究科准教授．画像・無線通信用信号処理アルゴリズムとその集積化の研究に従事．通信分野の研究に従事．佐野栄一（正員：フェロー） 1975東京大学・工卒．1977 同大大学院修士課程了．1998 同博士 (工学)．1977 日本電信電話入社．2001 北海道大学．現在，グラフェン・カーボンナノチューブの電子応用，メタマテリアル，CMOS テラヘルツ検出器の研究に従事．