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7 シリーズ FPGA クロッキング リソース ユーザー ガイド (UG472)

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Academic year: 2021

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(1)

7

シ リ ーズ

FPGA

ク ロ ッ キング

リ ソ ース

ユーザー

ガ イ ド

UG472 (v1.11) 2014 年 11 月 19 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先しま

す。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の

上、最新情報につきましては、必ず最新英語版をご参照ください。

(2)

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ページの右下にあ る [フ ィ ー ド バ ッ ク 送信] ボ タ ン を ク リ ッ ク す る と 表示 さ れ る フ ォームか ら お知 ら せ く だ さ い。いただ き ま し

た ご意見を参考に早急に対応 さ せていただ き ます。 なお、 こ の メ ールア ド レ スへのお問い合わせは受け付けてお り ません。 あ

(3)

改訂履歴

次の表に、 こ の文書の改訂履歴を示 し ます。 . 日付 バージ ョ ン 内容 2011 年 3 月 1 日 1.0 初版 2011 年 3 月 28 日 1.1 2ページの免責条項 と 著作権表示を更新。「 ク ロ ッ キ ン グアーキ テ ク チ ャ の概要」お よ び図2-2を更新。「 ク ロ ッ ク 兼用入力 (CCIO)」 の説明文を修正 し 、 表 1-1 お よ び 図2-1を追加。「グ ロ ーバルク ロ ッ ク バ ッ フ ァ ー」 の説明文を一部修正。図2-17の 説明を変更。「I/O ク ロ ッ ク バ ッ フ ァ ー—BUFIO」 セ ク シ ョ ン を更新。図2-20を 更新。「 リ ージ ョ ナルク ロ ッ ク バ ッ フ ァ ー — BUFR」セ ク シ ョ ン を更新。表2-8の 説明を更新。図2-23 を変更。「BUFMR プ リ ミ テ ィ ブ」 セ ク シ ョ ン に BUFMRCE と図2-25を追加。「水平 ク ロ ッ ク バ ッ フ ァ ー — BUFH、BUFHCE」 のセ ク シ ョ ン に BUFHCE を追加。「 ク ロ ッ クゲーテ ィ ン グに よ る 電力節約」 を移動。 「MMCM お よ び PLL」 セ ク シ ョ ン を更新。「整数分周のみを使用 し た周波数合成」 セ ク シ ョ ン を変更 し て図3-4を追加。「CLKOUT[0:6] – 出力 ク ロ ッ ク 」 の隣接領域 に関す る 説明を変更。式3-11の後の例を変更。「VHDL/Verilog テ ンプ レー ト 、 お よ び ク ロ ッ キ ン グウ ィ ザー ド 」 を移動 し て内容を変更。 付録A 「複数の領域におけ る ク ロ ッ キ ン グ」 を追加。 2011 年 5 月 31 日 1.2 「7 シ リ ーズ FPGA と 旧世代 FPGA の ク ロ ッ キ ン グの違い」 セ ク シ ョ ン を追加。 図2-2を更新。「 ク ロ ッ ク 兼用入力 (CCIO)」セ ク シ ョ ンの説明を修正 し 、 表 1-1「同 一パ ッ ケージで上下ア ラ イ メ ン ト が異な る デバ イ ス の移行」を削除。図2-4、図2-16、 図2-18、 お よ びを修正。 表3-5 の 「CLKOUT[0:6] – 出 力 ク ロ ッ ク 」 の 説 明 を 更 新。83ペ ー ジ の 「CLKINSTOPPED – 入力 ク ロ ッ ク ス テー タ ス」 を更新。MMCM/PLL の関係を明 確化 し 、図3-10を更新。「位相シ フ ト 」 セ ク シ ョ ン を加筆 し 、式3-5を追加。 図A-6お よ び図A-7を変更。付録B 「 ク ロ ッ ク 領域の ク ロ ッ ク リ ソ ースお よ び接 続」 を追加。 2011 年 10 月 27 日 1.3 「7 シ リ ーズ FPGA と 旧世代 FPGA の ク ロ ッ キ ン グの違い」を移動。「 ク ロ ッ クバ ッ フ ァ ーの選択に関す る 考慮事項」 を追加。「 ク ロ ッ ク 兼用入力 (CCIO)」 の説明を修 正。図2-22の後に別の注記を追加。「ス タ ッ ク ド シ リ コ ン イ ン タ ー コ ネ ク ト ク ロ ッ キ ン グ」 セ ク シ ョ ン を追加。 73ページの図3-6を更新。73ページの 「MMCM で分数分周を使用 し た周波数合 成」、75ページの 「MMCM におけ る ダ イ ナ ミ ッ ク 位相シ フ ト イ ン タ ーフ ェ イ ス」、 76ページの 「入力周波数の決定」、82ページの 「CLKOUT[0:6] – 出力 ク ロ ッ ク 」、 お よ び 91ペ ー ジ の 「基 準 ク ロ ッ ク の 切 り 替 え」 の 説 明 を 修 正。85ペ ー ジ の 「STARTUP_WAIT」 の説明 を 修正。78ページ の表3-5の 「RST」 の記述 を 更新。 84ページの表3-7の「CLKOUT[0]_DIVIDE_F(2)」の指定で き る 値を更新。92ペー ジの図3-12の追加に伴い、72ページの 「 ク ロ ッ ク ネ ッ ト ワ ー ク の ス キ ュ ー調整」 を更新。 表B-1を更新、表B-2を追加。

(4)

2012 年 2 月 16 日 1.4 文書全体で、 「 ク ロ ッ キ ン グ バ ッ ク ボーン」 を 「 ク ロ ッ ク バ ッ ク ボーン」 に、 「 ク ロ ッ キ ン グ領域」 を 「 ク ロ ッ ク 領域」 に置 き 換え。

第2章か ら の 「7 シ リ ーズ FPGA と 旧世代 FPGA の ク ロ ッ キ ン グの違い」 お よ び

付録B か ら の 「 ク ロ ッ ク 接続の ま と め」 を加筆 し 、第1章 「 ク ロ ッ キ ン グの概要」

を追加。図1-1を更新。表1-1か ら XC7A8、XC7A15、XC7A30T、お よ び XC7A50T

を削除。 「 ク ロ ッ ク 兼用入力 (CCIO)」 を追加。「グ ロ ーバル ク ロ ッ ク リ ソ ース」 (「BUFR プ リ ミ テ ィ ブ」 を含む) を更新。「水平 ク ロ ッ クバ ッ フ ァ ー — BUFH、BUFHCE」 を 更新。図2-27の前の段落を更新。 「高性能 ク ロ ッ ク 」の最初の段落か ら 、OSERDES お よ びバ ッ フ ァ ーに接続す る HPC の説明を削除。 相互参照の 『7シ リ ーズ FPGA マ イ グ レーシ ョ ン メ ソ ド ロ ジガ イ

ド 』 (UG429) を 『高集積度 FPGA 設計手法ガ イ ド 』 (UG872) に置 き 換え。「ス タ ッ ク ド シ リ コ ン イ ン タ ー コ ネ ク ト ク ロ ッ キ ン グ」 を更新。図2-29で、SRL を SLR に置 き 換え。図2-31を追加。 表3-2か ら ホール ド ブ ロ ッ ク を削除。「整数分周のみを使用 し た周波数合成」 で ク ロ ッ ク 周波数を更新。式3-4で、64 を 63 に置 き 換え。「MMCM におけ る 固定ま た はダ イ ナ ミ ッ ク モー ド の補間型フ ァ イ ン位相シ フ ト 」を更新。表3-5で、LOCKED ピ ンの説明を更新。「LOCKED」 を更新。表3-7で、CLKOUT[0]_DIVIDE_F お よ び CLKFBOUT_MULT_F の タ イ プ と 設定可能な値を更新、STARTUP_WAIT お よ び COMPENSATION の 説 明 を 更 新。表3-8 で、STARTUP_WAIT を 追 加、 COMPENSATION の説明を更新。図3-10 で、GTX を GT に置 き 換え。「ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト 」 を更新。 付録B 「 ク ロ ッ ク 領域の ク ロ ッ ク リ ソ ースお よ び接続」 を追加。 2012 年 7 月 13 日 1.5 図1-4の後の段落を更新。「Virtex-6 FPGA と の主な違い」に、 スペ ク ト ラ ム拡散の サポー ト に関す る 箇条書 き 項目を追加。表1-1で、BUFG お よ び BUFH ピ ン を更 新、IBUFDS_GTE2.O/IBUFDS_GTE2.ODIV2 ピ ン を削除。表1-2を更新。 表2-1の注記 5 を更新。図2-29を追加。 「は じ めに」 の最後の文章 を更新。「DI[15:0] – ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レ ー シ ョ ン デ ー タ 入 力」 を 更 新。表3-7 に SS_EN、SS_MODE お よ び SS_MOD_PERIOD を追加。「スペ ク ト ラ ム拡散 ク ロ ッ ク 生成」 を追加。 2012 年 10 月 2 日 1.6 表1-1に注記を追加。表1-2か ら XC7A350T お よ び XC7V1500T を削除。 「シ ン グル ク ロ ッ ク で複数の CMT を駆動す る 」 の最初の段落を更新。表2-1に注 記 5 お よ び 8 を追加。表2-10の後の段落を更新。 表3-9に、25MHz お よ び 80MHz の入力 ク ロ ッ ク に対応す る タ イ ミ ン グ制約の計算 式を追加。表3-10で、 帯域幅の値を N/A か ら Low に変更、 表の後に続 く 重複す る 段落を削除。 図B-4の タ イ ト ルか ら XC7A350T を削除。 2013 年 4 月 3 日 1.7 図1-3、図B-2、 お よ び図B-3を更新。表1-1に、BUFMR を追加。「MMCM にお け る ダ イ ナ ミ ッ ク 位相シ フ ト イ ン タ ーフ ェ イ ス」の 2 番目の段落を更新。表2-7に 注記を追加。 2013 年 8 月 7 日 1.8 表1-2お よ び表3-7を更新。図B-2と図B-3の図の タ イ ト ルを更新。「 ク ロ ッ クバ ッ フ ァ ーの配置」 を更新。 日付 バージ ョ ン 内容

(5)

2014 年 4 月 8 日 1.9 「 ク ロ ッ ク 兼用入力 (CCIO)」お よ び「MMCM におけ る ダ イ ナ ミ ッ ク 位相シ フ ト イ ン タ ーフ ェ イ ス」を更新。表3-8の CLKFBOUT_MULT の許容値 と デフ ォ ル ト 値 を更新。 2014 年 5 月 24 日 1.10 「 ク ロ ッ キ ン グアーキ テ ク チ ャ の概要」の最小 ク ロ ッ ク 領域の値を 6 か ら 4 に変更。 表1-1の MG 「GTZ ループバ ッ ク ク ロ ッ クバ ッ フ ァ ー — BUFG_LB (HT デバ イ ス のみ)」 TREFCLK0 に情報を追加。 のセ ク シ ョ ン を第 2 章に追加。表3-7お よ び 表3-8の REF_JITTER1 と REF_JITTER2 に関す る 説明を変更。「使用モデル」 の 第 1 段落を更新。 2014 年 11 月 19 日 1.11 29ペー ジの箇条書 き か ら 汎用 イ ン タ ー コ ネ ク ト に関す る 記述 を 削除。図B-2 と 図B-3の図の タ イ ト ルを更新。 日付 バージ ョ ン 内容

(6)
(7)

改訂履歴. . . 3

こ のユーザー

ガ イ ド について

11

内容 . . . 11 その他の リ ソ ース . . . 11

1

:

ク ロ ッ キン グの概要

ク ロ ッ キ ン グアーキ テ ク チ ャ の概要 . . . 13 ク ロ ッ ク 配線 リ ソ ース の概要. . . .13 CMT の概要. . . .15 ク ロ ッ クバ ッ フ ァ ー、 管理、 お よ び配線. . . .15 7 シ リ ーズ FPGA と 旧世代 FPGA の ク ロ ッ キ ン グの違い . . . 21 Virtex-6 FPGA と の主な違い . . . .21 Spartan-6 FPGA と の主な違い . . . .22 ク ロ ッ ク 接続の ま と め. . . 24 7 シ リ ーズ FPGA におけ る ク ロ ッ キ ン グの違い. . . .27

2

:

ク ロ ッ ク 配線の リ ソ ース

ク ロ ッ クバ ッ フ ァ ーの選択に関す る 考慮事項. . . 29 ク ロ ッ ク 兼用入力 (CCIO). . . 30 シ ン グルク ロ ッ ク で 1 つの CMT を駆動す る . . . .31 シ ン グルク ロ ッ ク で複数の CMT を駆動す る . . . .31 ク ロ ッ ク 兼用入力ピ ンの配置規則. . . .32 グ ロ ーバルク ロ ッ ク リ ソ ース . . . 35 ク ロ ッ ク ツ リ ー と ネ ッ ト - GCLK . . . .36 ク ロ ッ ク 領域 . . . .36 グ ロ ーバルク ロ ッ ク バ ッ フ ァ ー . . . .36 グ ロ ーバルク ロ ッ クバ ッ フ ァ ーのプ リ ミ テ ィ ブ. . . .38 その他の使用モデル. . . .46 リ ージ ョ ナルク ロ ッ ク リ ソ ース . . . 48 ク ロ ッ ク 兼用 I/O . . . .49 I/O ク ロ ッ クバ ッ フ ァ ー—BUFIO . . . .49 BUFIO プ リ ミ テ ィ ブ. . . .50 BUFIO の使用モデル. . . .50 リ ージ ョ ナルク ロ ッ ク バ ッ フ ァ ー — BUFR . . . .52 BUFR プ リ ミ テ ィ ブ . . . .52 BUFR の属性 と モー ド . . . .53 BUFR の使用モデル . . . .54 リ ージ ョ ナルク ロ ッ ク ネ ッ ト. . . .54 マルチ リ ージ ョ ナル ク ロ ッ クバ ッ フ ァ ー — BUFMR/BUFMRCE . . . .55 BUFMR プ リ ミ テ ィ ブ . . . .55 水平 ク ロ ッ ク バ ッ フ ァ ー — BUFH、BUFHCE . . . .57 GTZ ループバ ッ ク ク ロ ッ クバ ッ フ ァ ー — BUFG_LB (HT デバ イ ス のみ) . . . .58 高性能 ク ロ ッ ク . . . 59 ク ロ ッ クゲーテ ィ ン グに よ る 電力節約. . . .59 ス タ ッ ク ド シ リ コ ン イ ン タ ー コ ネ ク ト ク ロ ッ キ ン グ . . . 60 ク ロ ッ キ ン グ構造の配置 . . . .62 ク ロ ッ クバ ッ フ ァ ーの配置. . . .63

目次

(8)

3

:

ク ロ ッ ク

マネージ メ ン ト

タ イル

は じ めに. . . 65 MMCM お よ び PLL . . . .66 一般的な使用法について. . . 69 MMCM お よ び PLL プ リ ミ テ ィ ブ . . . .69 MMCME2_BASE お よ び PLLE2_BASE プ リ ミ テ ィ ブ . . . .70 MMCME2_ADV お よ び PLLE2_ADV プ リ ミ テ ィ ブ. . . .71 ク ロ ッ クネ ッ ト ワー ク の ス キ ュ ー調整. . . .72 整数分周のみを使用 し た周波数合成 . . . .72 MMCM で分数分周を使用 し た周波数合成. . . .73 ジ ッ タ ーフ ィ ル タ ー . . . .73 制限. . . .73 VCO 動作範囲. . . .73 最小お よ び最大入力周波数 . . . .74 デ ュ ーテ ィ サ イ ク ルのプ ロ グ ラ ム . . . .74 位相シ フ ト. . . .74 MMCM におけ る ダ イ ナ ミ ッ ク 位相シ フ ト イ ン タ ーフ ェ イ ス. . . .75 MMCM カ ウ ン タ ーのカ ス ケー ド 接続 . . . .76 MMCM/PLL のプ ロ グ ラ ミ ン グ . . . .76 入力周波数の決定 . . . .76 M お よ び D 値の決定 . . . .77 MMCM のポー ト . . . .78 PLL のポー ト . . . .79 MMCM お よ び PLL の各ポー ト の説明 . . . .80 MMCM の属性. . . .84 PLL の属性. . . .87 MMCM の ク ロ ッ ク 入力信号. . . .89 カ ウ ン タ ー制御 . . . .89 VCO と 出力カ ウ ン タ ーの波形についての詳細 . . . 90 基準 ク ロ ッ ク の切 り 替え. . . 91 入力 ク ロ ッ ク ま たはフ ィ ー ド バ ッ ク ク ロ ッ ク の欠如. . . .91 MMCM と PLL の使用モデル . . . 91 ク ロ ッ クネ ッ ト ワー ク の ス キ ュ ー調整. . . .91 内部フ ィ ー ド バ ッ ク を使用 し た MMCM . . . .93 ゼ ロ 遅延バ ッ フ ァ ー. . . .94 2 つの CMT の接続 . . . .94 スペ ク ト ラ ム拡散 ク ロ ッ ク 生成. . . .96 MMCM のアプ リ ケーシ ョ ン例. . . .101 ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ンポー ト . . . .101 VHDL/Verilog テ ンプ レー ト 、 お よ び ク ロ ッ キ ン グ ウ ィ ザー ド . . . 102

付録

A :

複数の領域における ク ロ ッ キング

は じ めに. . . 103 複数の領域に広が る ク ロ ッ キ ン グ. . . 104 BUFMR プ リ ミ テ ィ ブ. . . .104 使用モデル. . . 105 ク ロ ッ ク 領域を超えた ク ロ ッ クア ラ イ メ ン ト . . . .106 1 つの ク ロ ッ ク 領域に 1 つのバ ッ フ ァ ー. . . .106 複数 BUFIO の駆動. . . .106 複数 BUFR の駆動. . . .107 1 つの ク ロ ッ ク 領域に複数のバ ッ フ ァ ー. . . .107 複数 BUFR (分周あ り) お よ び複数 BUFIO の駆動 . . . .107 複数 BUFR の駆動 (分周あ り/分周な し). . . .109 BUFR ア ラ イ メ ン ト. . . .110

(9)
(10)
(11)

こ のユーザー

ガ イ ド について

ザ イ リ ン ク ス 7 シ リ ーズ FPGA には、3 つの FPGA フ ァ ミ リ があ り ます。 こ れ ら はすべて最 も 低 い消費電力を達成す る よ う 設計 さ れてお り 、 最適な電力、 性能、 コ ス ト の実現に向けて、 標準デザ イ ン を フ ァ ミ リ 間で拡張 さ せ る こ と が可能です。Artix®-7 フ ァ ミ リ は、 量産アプ リ ケーシ ョ ン向け に開発 さ れ、 最 も 低い コ ス ト と 消費電力を実現す る よ う 最適化 さ れてい ます。Virtex®-7 フ ァ ミ リ は、 最高のシ ス テ ム性能 と 容量を提供す る よ う に最適化 さ れてい ます。Kintex®-7 フ ァ ミ リ は、 対 コ ス ト 性能に最 も 優れた新 し い ク ラ ス の FPGA です。 こ のユーザーガ イ ド は、7 シ リ ーズ FPGA の ク ロ ッ キ ン グ リ ソ ース について説明 し た技術的な リ フ ァ レ ン ス です。 こ の 『7 シ リ ーズ FPGA ク ロ ッ キ ン グ リ ソ ース ユーザーガ イ ド 』 を含む、7 シ リ ーズ FPGA に関 す る すべての資料は、 ザ イ リ ン ク ス の ウ ェ ブサ イ ト (japan.xilinx.com/7) か ら 入手で き ます。

内容

こ のユーザーガ イ ド は、 次の各章で構成 さ れてい ます。 • 第1章 「 ク ロ ッ キ ン グの概要」 • 第2章 「 ク ロ ッ ク 配線の リ ソ ース」 • 第3章 「 ク ロ ッ ク マネージ メ ン ト タ イ ル」 • 付録A 「複数の領域におけ る ク ロ ッ キ ン グ」 • 付録B 「 ク ロ ッ ク 領域の ク ロ ッ ク リ ソ ースお よ び接続」

その他の リ ソ ース

その他の資料は、 ザ イ リ ン ク ス の ウ ェ ブサ イ ト か ら 入手で き ます。 japan.xilinx.com/support/documentation/index シ リ コ ンや ソ フ ト ウ ェ ア、IP に関す る ア ンサーデー タ ベース を検索 し た り 、 テ ク ニ カルサポー ト の ウ ェ ブケース を開 く 場合は、 次の ウ ェ ブサ イ ト にア ク セ ス し て く だ さ い。 http://japan.xilinx.com/support

(12)
(13)

1

ク ロ ッ キングの概要

こ の章では、7 シ リ ーズ FPGA ク ロ ッ キ ン グ の概要、7 シ リ ーズ FPGA ク ロ ッ キ ン グ と 前世代の FPGA ク ロ ッ キ ン グ と の比較、 お よ び 7 シ リ ーズ FPGA 内におけ る ク ロ ッ ク 接続について説明 し ます。7 シ リ ーズ FPGA の ク ロ ッ ク リ ソ ー ス の使用に関す る 詳細は、第2章 「 ク ロ ッ ク 配線の リ ソ ース」 お よ び第3章 「 ク ロ ッ ク マネージ メ ン ト タ イ ル」 を参照 し て く だ さ い。

ク ロ ッ キング

アーキテ ク チ ャの概要

7 シ リ ーズ FPGA の ク ロ ッ ク リ ソ ース は、複雑な も のか ら シ ンプルな も の ま で さ ま ざ ま な要件を管 理 し ます。 ク ロ ッ ク マネージ メ ン ト タ イ ル (CMT) は、 ク ロ ッ ク 周波数の合成、 ス キ ュ ー調整、 お よ びジ ッ タ ー フ ィ ル タ ー機能を提供 し ま す。 ロ ーカル配線な ど の ク ロ ッ ク 以外の リ ソ ー ス は、 ク ロ ッ ク 機能の設計には推奨 さ れてい ません。 • グ ロ ーバル ク ロ ッ ク ツ リ ーに よ っ て、 デバ イ ス全体におけ る 同期エ レ メ ン ト の ク ロ ッ キ ン グ が可能にな り ます。 • I/O お よ び リ ージ ョ ナル ク ロ ッ ク ツ リ ーに よ っ て、最大 3 つの上下に隣接 し た ク ロ ッ ク 領域の ク ロ ッ キ ン グが可能にな り ます。 • ミ ッ ク ス ド モー ド ク ロ ッ ク マネージ ャ ー (MMCM) お よ び位相 ロ ッ ク ループ (PLL) を 1 つ ずつ含む各 CMT は、I/O カ ラ ムの隣に配置 さ れてい ます。 7 シ リ ーズデバ イ ス は、 ク ロ ッ ク の使用を目的 と し て複数の ク ロ ッ ク 領域に分割 さ れてい ます。 • ク ロ ッ ク 領域数はデバ イ ス のサ イ ズに よ っ て異な り 、 最小デバ イ ス で 4 ク ロ ッ ク 領域、 最大デ バ イ ス では 24 ク ロ ッ ク 領域 と な っ てい ます。 • 1 つの ク ロ ッ ク 領域にすべての同期エ レ メ ン ト (CLB、I/O、 シ リ アル ト ラ ン シーバー、DSP、

ブ ロ ッ ク RAM、CMT な ど) が含まれ、高 さ は CLB 50 個分ま たは I/O バン ク (50 個の I/O) に

相当 し 、 その中央には HROW (Horizontal Clock Row) があ り ます。

• 各 ク ロ ッ ク 領域は、HROW を境に上下それぞれに CLB 25 個分の高 さ に及び、 デバ イ ス の半 分の幅 と な り ます。

ク ロ ッ ク 配線 リ ソ ースの概要

各 I/O バン ク には、7 シ リ ーズFPGA の ク ロ ッ ク 配線 リ ソ ー ス にユーザーク ロ ッ ク を取 り 込む ク ロ ッ ク 兼用入力ピ ンが含まれます。 専用の ク ロ ッ クバ ッ フ ァ ーを併用 し 、 ク ロ ッ ク 兼用入力ピ ンは ユーザーク ロ ッ ク を次の リ ソ ースへ取 り 込みます。 • デバ イ ス の同 じ 側 (上半分ま たは下半分) にあ る グ ロ ーバルク ロ ッ ク ラ イ ン

• 同一の I/O バン ク 内お よ び上下に隣接す る 複数の I/O バン ク にあ る I/O ク ロ ッ ク ラ イ ン

• 同一の ク ロ ッ ク 領域お よ び上下に隣接す る 複数の ク ロ ッ ク 領域にあ る リ ージ ョ ナル ク ロ ッ ク

(14)

第 1 章 : ク ロ ッ キングの概要 • 同一の ク ロ ッ ク 領域、 お よ び上下に隣接す る 複数の ク ロ ッ ク 領域 (制約が伴 う) 各 7 シ リ ーズモ ノ リ シ ッ ク デバ イ ス には 32 本のグ ロ ーバル ク ロ ッ ク ラ イ ンがあ り 、 こ れ ら を使 用 し てデバ イ ス全体のすべての順次 リ ソ ース に ク ロ ッ ク と 制御信号を提供で き ます。 グ ロ ーバルク ロ ッ ク バ ッ フ ァ ー (BUFGCTRL、 こ のユーザーガ イ ド では BUFG と 省略) は、 グ ロ ーバルク ロ ッ ク ラ イ ン を駆動 し 、グ ロ ーバル ク ロ ッ ク ラ イ ンへのア ク セ ス に使用す る 必要があ り ます。各 ク ロ ッ ク 領域は、 ク ロ ッ ク 領域内で 12 本の水平グ ロ ーバルク ロ ッ ク を使用 し 、 グ ロ ーバル ク ロ ッ ク ラ イ ン を最大で 12 本サポー ト し ます。 グ ロ ーバルク ロ ッ クバ ッ フ ァ ー • 複数の ク ロ ッ ク 領域に ま たが る ク ロ ッ ク を有効ま たは無効にす る 、 ク ロ ッ ク イ ネーブル回路 と し て使用で き ます。 • 次の目的でグ リ ッ チのないマルチプ レ ク サー と し て使用で き ます。 • 2 つの ク ロ ッ ク ソ ース か ら の選択 • 問題のあ っ た ク ロ ッ ク ソ ース か ら の切 り 替え • 次の目的で CMT に よ っ て駆動 さ れます。 • ク ロ ッ ク 分配遅延の削除 • 別の ク ロ ッ ク に対す る 遅延の調整 水平 ク ロ ッ ク バ ッ フ ァ ー (BUFH/BUFHCE) に よ っ て、HROW を経由 し て 1 つの ク ロ ッ ク 領域に あ る グ ロ ーバルク ロ ッ ク ラ イ ンにア ク セ ス で き ます。1 つの ク ロ ッ ク 領域に広が る ク ロ ッ ク を独立 し て有効ま たは無効にす る 、 ク ロ ッ ク イ ネーブル回路 (BUFHCE) と し て も 使用で き ます。 それぞ れの ク ロ ッ ク 領域は、各 ク ロ ッ ク 領域内で 12 本の水平 ク ロ ッ ク ラ イ ン を使用 し 、最大で 12 ク ロ ッ ク をサポー ト で き ます。 各 7 シ リ ーズ FPGA には、1 ク ロ ッ ク 領域にあ る すべての順次 リ ソ ース に ク ロ ッ ク を供給で き る 、 リ ージ ョ ナルお よ び I/O ク ロ ッ ク ツ リ ーがあ り ます。 さ ら に各デバ イ ス には、 リ ージ ョ ナルお よ び I/O ク ロ ッ ク を最大 3 つの上下に隣接 し た ク ロ ッ ク 領域に ま たが る よ う にす る マルチ リ ージ ョ ナル ク ロ ッ クバ ッ フ ァ ー (BUFMR) があ り ます。

• I/O ク ロ ッ ク バ ッ フ ァ ー (BUFIO) は I/O ク ロ ッ ク ツ リ ーを駆動 し 、 同一 I/O バン ク 内にあ る

すべての順次 I/O リ ソ ースへのア ク セ ス を可能に し ます。

• リ ージ ョ ナル ク ロ ッ ク バ ッ フ ァ ー (BUFR) は、 同一 ク ロ ッ ク 領域にあ る ク ロ ッ ク デス テ ィ

ネーシ ョ ン をすべて駆動 し 、 入力 ク ロ ッ ク レー ト を分周す る よ う にプ ロ グ ラ ムで き ます。

• IOB のプ ロ グ ラ ム可能な SerDes 機能 ( 『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザーガ イ

ド 』 (UG471) の 「ア ド バン ス SelectIO ロ ジ ッ ク リ ソ ース」 参照) を併用す る と 、BUFIO お よ び BUFR ク ロ ッ クバ ッ フ ァ ーは ロ ジ ッ ク リ ソ ース を追加せずに ソ ース同期シ ス テ ムにおけ る

ク ロ ッ ク ド メ イ ンの切 り 替え を可能に し ます。

• 関連す る BUFR ま たは BUFIO が使用 さ れてい る 場合は、 マルチ リ ージ ョ ナル ク ロ ッ クバ ッ

フ ァ ー (BUFMR) を用いて隣接す る ク ロ ッ ク 領域や I/O バン ク 内の リ ージ ョ ナルお よ び I/O ク

ロ ッ ク ツ リ ーを駆動で き ます。 • 1 ク ロ ッ ク 領域ま たは 1 つの I/O バン ク では、 固有 I/O ク ロ ッ ク と 固有 リ ージ ョ ナルク ロ ッ ク を それぞれ最大で 4 つずつサポー ト 可能です。 高性能 ク ロ ッ ク 配線は、CMT の出力を、 非常にジ ッ タ ーが少な く 、 デ ュ ーテ ィ サ イ ク ルの歪み も 最小限に抑え ら れてい る パ スへ接続 し ます。 第2章 「 ク ロ ッ ク 配線の リ ソ ース」 で、 グ ロ ーバルク ロ ッ ク 、 リ ージ ョ ナルク ロ ッ ク 、 お よ び I/O ク ロ ッ ク について さ ら に詳 し く 説明 し ます。 アプ リ ケーシ ョ ンに応 じ て使用すべ き ク ロ ッ ク 配線 リ ソ ース について も 解説 し ます。

(15)

ク ロ ッ キング アーキテ ク チ ャの概要

CMT

の概要

7 シ リ ーズ FPGA には最大 24 の CMT があ り 、 各 CMT は 1 つの MMCM お よ び 1 つの PLL で 構成 さ れてい ます。MMCM と PLL は幅広い周波数に対応す る 周波数合成回路や外部ま たは内部 ク ロ ッ ク 用のジ ッ タ ーフ ィ ル タ ー と し て機能 し 、 ク ロ ッ ク の ス キ ュ ー調整に も 活用で き ます。PLL に は、MMCM 機能のサブセ ッ ト が含 ま れてい ま す。7 シ リ ーズ FPGA では ク ロ ッ ク 入力の接続に よ っ て、 複数の リ ソ ース か ら MMCM お よ び PLL に基準 ク ロ ッ ク を供給で き ます。 7 シ リ ーズ FPGA の MMCM には、 フ ァ イ ン (高精度な) 位相シ フ ト 機能がいずれの方向に も 無制 限で追加 さ れてお り 、 こ れはダ イ ナ ミ ッ ク (可変) 位相シ フ ト モー ド で使用で き ます。MMCM につ いては、 フ ィ ー ド バ ッ ク パ ス ま たは 1 つの出力パ ス のいずれかに分数カ ウ ン タ ーを持つため、 周波 数合成機能の精度が さ ら に強化 さ れます。 LogiCORE™ IP ク ロ ッ キ ン グ ウ ィ ザー ド は、MMCM お よ び PLL を活用 し て 7 シ リ ーズ FPGA デザ イ ンで ク ロ ッ ク ネ ッ ト ワー ク を作成す る のに役立ち ます。GUI イ ン タ ーフ ェ イ ス を使用 し 、 ク ロ ッ ク ネ ッ ト ワ ー ク のパ ラ メ ー タ ーを収集 し ます。 ク ロ ッ キ ン グ ウ ィ ザー ド は、 適切な CMT リ ソ ー ス を 選択 し た上で、CMT リ ソ ー ス お よ び関連す る ク ロ ッ ク 配線 リ ソ ー ス を 最適に コ ン フ ィ ギ ュ レーシ ョ ン し ます。 第3章 「 ク ロ ッ クマネージ メ ン ト タ イ ル」で、CMT ブ ロ ッ ク 機能お よ び接続について さ ら に詳 し く 説明 し ます。

ク ロ ッ ク

バ ッ フ ァ ー、 管理、 および配線

こ のセ ク シ ョ ンの図は、7 シ リ ーズ FPGA の ク ロ ッ ク アーキ テ ク チ ャ を さ ま ざ ま な角度か ら 視覚化 し た も のを示 し てい ます。 図1-1に、7 シ リ ーズ FPGA の ク ロ ッ ク アーキ テ ク チ ャ の概略図を示 し ます。 デバ イ ス は、 垂直方 向の ク ロ ッ キ ン グ中央線 (ク ロ ッ クバ ッ ク ボーン) に よ っ て隣接す る 左領域 と 右領域に分け ら れ、水 平方向の中央線に よ っ て上半分 と 下半分に分け ら れてい ます。 ク ロ ッ クバ ッ ク ボーンの リ ソ ース は 水平方向に隣接す る 領域の両側に反映 さ れます。 つま り 、 ク ロ ッ ク リ ソ ースは水平方向に隣接す る 領域へ拡張 さ れ ま す。 上半分お よ び下半分に分割 さ れ る こ と で、 グ ロ ーバル ク ロ ッ ク バ ッ フ ァ ー (BUFG) が 2 組に分け ら れ、 こ れ ら の接続に制限が課せ ら れます。 し か し 、BUFG は ク ロ ッ ク 領域 に属 さ ないため、 デバ イ ス のいずれの ク ロ ッ ク ポ イ ン ト に も 到達す る こ と がで き ます。 水平 ク ロ ッ ク リ ソ ース はすべて、 ク ロ ッ ク 領域の HROW の中央に含まれ、 垂直方向の、 リ ージ ョ ナル ク ロ ッ ク リ ソ ー ス ではない リ ソ ー ス は ク ロ ッ ク バ ッ ク ボーン ま たは CMT バ ッ ク ボーン のいずれかに含 まれます。

(16)

第 1 章 : ク ロ ッ キングの概要 1 ク ロ ッ ク 領域には常に、50 個の CLB (カ ラ ム あ た り)、PCI Express® の統合ブ ロ ッ ク に よ っ て 5 個の 36K ブ ロ ッ ク が置 き 換え ら れない限 り 10 個の 36K ブ ロ ッ ク RAM (カ ラ ム あ た り)、20 個 の DSP ス ラ イ ス (カ ラ ム あ た り)、 お よ び 12 個の BUFH が含 ま れ ま す。 場合に よ っ ては、CMT (PLL/MMCM) 1 個、50 の I/O を持つバン ク 1 個、4 つのシ リ アル ト ラ ン シーバーで構成 さ れ る GT ク ワ ッ ド 1 個、お よ びブ ロ ッ ク RAM カ ラ ムに PCIe® 用のカ ラ ム半分が含まれ る こ と も あ り ま す。

X-Ref Target - Figure 1-1

図 1-1 : 7シ リ ーズ FPGA のク ロ ッ ク アーキテ ク チ ャ の概略図

UG472_c1_30_020712

I/O Column Clock Backbone

CMT Backbone CMT Column

Clock Region Clock Region

Clocking Center Horizontal Center Horizontal Clock Row (HROW) Horizontal Clock Row (HROW) Horizontal Clock Row (HROW) (HROW) CMT Column GT Column CMT Backbone I/O Column BUFG 16 16 Clock Region Detailed View Clock Region Clock Region Clock Region

(17)

ク ロ ッ キング アーキテ ク チ ャの概要

図1-2は、1 ク ロ ッ ク 領域で利用可能な ク ロ ッ ク リ ソ ース と それ ら の基本的な接続を示す概略図で

す。 グ ロ ーバル ク ロ ッ クバ ッ フ ァ ーは、 物理的に存在 し な く て も HROW を介 し て各領域内に駆動

で き ます。 水平 ク ロ ッ ク バ ッ フ ァ ー (BUFH) は、HROW を介 し て領域の各 ク ロ ッ ク ポ イ ン ト ま で

駆動 し ま す。BUFG お よ び BUFH は HROW の 配線 ト ラ ッ ク を 共有 し ま す。I/O バ ッ フ ァ ー

(BUFIO) お よ び リ ージ ョ ナル ク ロ ッ クバ ッ フ ァ ー (BUFR) は I/O バン ク 内にあ り ます。BUFIO は

I/O ク ロ ッ ク リ ソ ース し か駆動 し ませんが、BUFR は I/O リ ソ ースお よ び ロ ジ ッ ク リ ソ ース を駆動

し ます。BUFMR に よ っ て BUFIO お よ び BUFR の複数領域にわた る チ ェーン接続が可能にな り ま

す。 ク ロ ッ ク 兼用入力を用いて外部 ク ロ ッ ク と デバ イ ス の ク ロ ッ ク リ ソ ース を接続 し ます。 リ ソ ー

ス に よ っ ては、CMT バ ッ ク ボーン を介 し てその上下領域へ接続で き る も の も あ り ます。

X-Ref Target - Figure 1-2

図 1-2 : ク ロ ッ ク 領域の基本的な ビ ュ ー UG472_c1_31_020712 Clock Backbone CMT Backbone CMT Column GT Quad I/O Bank PLL MMCM HROW Fabric Fabric BUFG BUFH BUFMR BUFR BUFIO CC CC

(18)

第 1 章 : ク ロ ッ キングの概要

図1-3に、 デバ イ ス右端の 1 つの ク ロ ッ ク 領域におけ る ク ロ ッ キ ン グ構造を示 し ます。

X-Ref Target - Figure 1-3

図 1-3 : 1 つのク ロ ッ ク 領域 (デバイ スの右側) Global Clocking Backbone 32 2 12 12 3 3 7 14 4 2 1 1 1 1 4 4 4 4 4 BUFHs CLR I/O Bank CE CE CE PLL X0Yn in Same Region MMCM X0Yn in Same Region BUFGs CMT Clocking Backbone

CMT

Interconnect Interconnect

Clock

Region

50 CLBs

High

SRCC Pin Pair MRCC Pin Pair MRCC Pin Pair SRCC Pin Pair To Bank Above To Bank Below Four BUFRs Four BUFIOs

Two BUFMRs (MRCC pins only)

HROW

(19)

ク ロ ッ キング アーキテ ク チ ャの概要

図1-4は、 グ ロ ーバルピ ン BUFG お よ び リ ージ ョ ナル ピ ン BUFH/CMT/CC の接続に加え て、1

領域内 (こ こ では右側の領域) で利用可能な リ ソ ース の数を示す詳細図です。

4 本の ク ロ ッ ク 兼用入力ピ ンはいずれ も 、CMT にあ る PLL/MMCM お よ び BUFH を駆動で き ま

す。BUFG は、 領域内に存在す る も の と し て示 さ れますが、 ク ロ ッ ク バ ッ ク ボーンのいずれかの場

所に物理的に配置で き ます。BUFG お よ び BUFH は、HROW にあ る 12 の配線 ト ラ ッ ク を共有 し

てお り 、 その領域の ク ロ ッ ク ポ イ ン ト をすべて駆動で き ます。BUFG については、BUFH (図1-4 では省略) も 駆動で き ます。 こ れに よ り 、 別のグ ロ ーバル ク ロ ッ ク 分配において個別の ク ロ ッ ク イ ネーブルが可能にな り ま す。 各 GT ク ワ ッ ド には、 ク ロ ッ ク バ ッ ク ボーン に あ る CMT お よ び ク ロ ッ ク バ ッ フ ァ ーを駆動す る 専用 ト ラ ッ ク が 10 個あ り ます。I/O バン ク に配置 さ れてい る BUFR には、 ロ ジ ッ ク 、CMT、 お よ び BUFG で ク ロ ッ ク ポ イ ン ト を駆動す る ト ラ ッ ク が 4 個あ り ます。 制約が伴い ますが、CMT バ ッ ク ボーン を使用 し て隣接す る 領域のほかの CMT を駆動で き ます。 ク ロ ッ ク 兼用ピ ン も 同様に、 同 じ 制約が伴い ますが、 隣接す る 領域の CMT を駆動で き ます。 ク ロ ッ ク 兼用ピ ンは、 デバ イ ス の同 じ 上半分/下半分にあ る BUFG を駆動で き ます。CMT バ ッ ク ボーンに は、 垂直領域間の接続をサポー ト す る ト ラ ッ ク が 4 個あ り ます。 あ る ク ロ ッ ク 領域か ら の ク ロ ッ ク ソ ース は、 その領域の ク ロ ッ ク バ ッ フ ァ ー リ ソ ース だけでな く 水平方向に隣接す る ク ロ ッ ク バ ッ フ ァ ー リ ソ ース も 駆動で き ます。CMT、 ク ロ ッ ク 兼用ピ ン、 お よ びシ リ アル ト ラ ン シーバーは、BUFH を介 し て水平方向に隣接す る 領域に ク ロ ッ ク を供給で き 、 さ ら にデバ イ ス の同 じ 上半分/下半分にあ る BUFG に接続で き ます。

X-Ref Target - Figure 1-4

図 1-4 : BUFG/BUFH/CMT ク ロ ッ ク領域の詳細 UG472_c1_33_020712 Clock Backbone CMT Backbone CMT Column GT Quad I/O Bank PLL <0-3> MMCM <0-3> HROW Fabric Fabric BUFG BUFH BUFR CE CE Interconnect From other BUFGs Interconnect Interconnect Left Region Left Region Interconnect To other BUFGs CC CC 32 32 32 4 12 4 12 10 CC CC 7 14

(20)

第 1 章 : ク ロ ッ キングの概要

ロ ジ ッ ク イ ン タ ー コ ネ ク ト は BUFG お よ び BUFH の CE ピ ン を駆動 し ます。ロ ジ ッ ク イ ン タ ー コ

ネ ク ト は ク ロ ッ ク を同 じ バ ッ フ ァ ーに供給す る こ と も で き ますが、 タ イ ミ ン グが予測不可能であ る ため注意が必要です。

図1-5に、I/O ク ロ ッ ク リ ソ ースお よ び接続の詳細図を示 し ます。

各 I/O バ ン ク には、BUFIO お よ び BUFR がそれぞれ 4 個ずつ含 ま れ ま す。 こ れ ら の各 ク ロ ッ ク

バ ッ フ ァ ーは、特定の ク ロ ッ ク 兼用入力 ク ロ ッ ク ピ ンペアに よ っ て駆動 さ れ る か、 ま たは MMCM

の特定の出力 ク ロ ッ ク に よ っ て直接駆動で き ま す。MRCC と 呼ばれ る 2 つの ク ロ ッ ク 兼用入力ピ

ンペアは、 複数の領域におけ る ク ロ ッ キ ン グ手法 を サポー ト し ま す。MRCC ピ ンペアは特定の

BUFMR を駆動で き ます。 つま り 、 複数領域/バン ク イ ン タ ーフ ェ イ ス を実現す る 、 同一お よ び隣

接す る 領域にあ る BUFIO お よ び BUFR を駆動で き る こ と を意味 し ます。 同様に、GT ク ワ ッ ド は

BUFMR を駆動す る こ と も で き ます。MMCM<3:0> 出力には、BUFR お よ び BUFIO への専用の

高性能な差動パス があ り ます。 こ の機能は、 高性能 ク ロ ッ ク (HPC) と も 呼ばれます。 すべての 7 シ リ ーズデバ イ ス は、 基本的な アーキ テ ク チ ャ については同 じ も の を採用 し てい ま す が、 フ ァ ミ リ 間お よ びフ ァ ミ リ 内のデバ イ ス間ではアーキ テ ク チ ャ に若干の違いがあ り ます。 各 7 シ リ ーズ FPGA には、 デバ イ ス 左端に少な く と も 1 つの I/O カ ラ ム が あ り ま す。GT は、GTP、 GTX、ま たは GTH のいずれかの 7 シ リ ーズ FPGA でサポー ト さ れてい る シ リ アル ト ラ ン シーバー です。GT を搭載す る デバ イ ス は、 デバ イ ス の右端に GT と I/O が混在す る カ ラ ム があ る か (一部 の Kintex-7 デバ イ ス と 一部の Artix-7 デバ イ ス)、 デバ イ ス の右端に GT カ ラ ム があ り 、 その右側

X-Ref Target - Figure 1-5

図 1-5 : BUFR/BUFMR/BUFIO ク ロ ッ ク 領域の詳細 UG472_c1_34_020712 Clock Backbone CMT Backbone CMT Column GT Quad I/O Bank PLL MMCM HROW Fabric Fabric BUFG BUFH BUFR BUFIO BUFR BUFIO BUFMR BUFMR 4 4 4 4 4 2 <0> <1> <2> <3> SRCC Pair MRCC Pair MRCC Pair SRCC Pair

(21)

7 シ リ ーズ FPGA と 旧世代 FPGA の ク ロ ッ キン グの違い

に I/O カ ラ ム が あ り ま す (一 部 の Kintex-7 デ バ イ ス と 一 部 の Virtex-7 デ バ イ ス)。 そ の 他 の

Virtex-7デバ イ ス には、 左端お よ び右端に GT カ ラ ムがあ り 、 その左側 と 右側に I/O カ ラ ムがあ り ます。Artix-7 200T デバ イ ス には、 上半分お よ び下半分の ク ロ ッ ク カ ラ ムの隣に GTP ト ラ ン シー バーがあ り ます。 し たが っ て、7 シ リ ーズデバ イ ス のすべての ク ロ ッ ク 領域に、 こ こ ま での図に記載 さ れてい る ブ ロ ッ ク がすべて含まれてい る わけではあ り ません。7 シ リ ーズデバ イ ス のブ ロ ッ ク レベルのアーキ テ ク チ ャ を示す図は、 『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG475) の 「ダ イ レ ベルでのバン ク 番号の概要」 を参照 し て く だ さ い。付録B 「 ク ロ ッ ク 領域の ク ロ ッ ク リ ソ ー スお よ び接続」に、さ ま ざ ま な ク ロ ッ ク 領域の ク ロ ッ ク リ ソ ースお よ び接続の詳細図を記載 し てい ます。

7

シ リ ーズ

FPGA

と 旧世代

FPGA

のク ロ ッ キン グの違い

7 シ リ ーズ FPGA の ク ロ ッ ク 構造は Virtex-6 FPGA と 似てお り 、同 じ 機能が多数サポー ト さ れてい

ますが、 アーキ テ ク チ ャ には若干の違いがあ り 、 さ ま ざ ま な ク ロ ッ キ ン グ要素 と その機能に修正が 加え ら れてい ます。Spartan-6 FPGA と 比べ る と 、 アーキ テ ク チ ャ と 機能がいずれ も 大 き く 変更 さ れてい ます。Spartan-6 FPGA の一部の ク ロ ッ ク プ リ ミ テ ィ ブは廃止 さ れ、 よ り 強力でシ ンプルな 構造に置 き 換わっ てい ます。

Virtex-6 FPGA

と の主な違い

• BUFIO の基本的な ク ロ ッ ク 機能は 7 シ リ ーズ FPGA で も 変更はあ り ませんが、 その駆動範囲 が 1 バ ン ク のみに変更 さ れてい ま す。 隣接バ ン ク の ク ロ ッ ク を直接駆動す る には、 新 し い ク ロ ッ ク バ ッ フ ァ ーを使用 し ます。7 シ リ ーズ FPGA には、1 バン ク につ き 4 つの BUFIO があ

り ます。BUFIO の改良 と 同様に、BUFR も 基本的な目的は変わ っ てい ませんが、BUFR の駆

動範囲は 1 つの領域のみ と な っ てい ます。1 領域につ き 4 つの BUFR と 4 つの リ ージ ョ ナル

ク ロ ッ ク (ト ラ ッ ク) があ り ます。

• 7 シ リ ーズ FPGA には、BUFMR/BUFMRCE と 呼ばれ る 新 し いバ ッ フ ァ ーが追加 さ れま し た。

BUFMR/BUFMRCE.BUFMR/BUFMRCE は、 同一領域お よ び上下に隣接 し た領域の BUFIO

と BUFR を駆動 し ます。 こ れ ら のバ ッ フ ァ ーには Virtex-6 FPGA と 同 じ 複数領域/複数バン ク

の ク ロ ッ ク 配 線 機 能 が あ り 、3 つ の 領 域/バ ン ク が サ ポ ー ト さ れ て い る の も 同 じ で す。 BUFMRCE には、 切 り 替えが同期か非同期か を選択で き る 機能があ り ます。 • Virtex-6 フ ァ ミ リ のグ ロ ーバル ク ロ ッ ク (GC) 入力ピ ンは、7 シ リ ーズ FPGA ではサポー ト さ れな く な り ま し た。GC の代わ り に、1 バン ク あ た り 4 つの ク ロ ッ ク 兼用入力 (CCIO) ピ ン/ペ アが用意 さ れてい ます。CCIO ピ ンの接続は、 従来の GC の機能のほ と ん ど をサポー ト で き る よ う に改良 さ れてい ます。 • グ ロ ーバルク ロ ッ クマルチプ レ ク サーの BUFGMUX に CLK_SEL_TYPE 属性が追加 さ れま し た。 こ れに よ り 、2 つの入力 ク ロ ッ ク を同期ま たは非同期で切 り 替え る こ と がで き ます (従来 は IGNORE ポー ト でのみ可能)。 • BUFHCE には改善 さ れた ク ロ ッ ク イ ネーブルがあ り 、 入力 ク ロ ッ ク を同期ま たは非同期で有 効化で き ます。

• Virtex-6 FPGA の CMT は 2 つの MMCM で構成 さ れてい ま し たが、7 シ リ ーズ FPGA では

MMCM と PLL (MMCM のサブセ ッ ト) が各 1 つ、 そ し て専用の メ モ リ イ ン タ ーフ ェ イ ス ロ ジ ッ ク (予約済み) で構成 さ れてい ます。CMT カ ラ ムは CMT 内の SelectIO™ カ ラ ム/バン ク の隣にあ り 、I/O への専用ア ク セ ス に よ っ て高い性能を実現 し ます。 グ ロ ーバルク ロ ッ クバ ッ フ ァ ーは こ れ ま で同様、CMT に よ っ て駆動 さ れ る I/O カ ラ ム の間のデバ イ ス セ ン タ ー (垂直 方向の中心) にあ り ます。7 シ リ ーズ FPGA では、CMT 内の直接カ ス ケー ド 接続はサポー ト さ れてい ません。 隣接す る CMT への直接カ ス ケー ド 接続は可能ですが、 リ ソ ース が少ないため

(22)

第 1 章 : ク ロ ッ キングの概要 制約があ り ます。 隣接す る CMT 以外の CMT にカ ス ケー ド 接続す る と ソ ース と デス テ ィ ネー シ ョ ンの MMCM/PLL 間で位相オ フ セ ッ ト が生 じ る ため、 特別な属性の設定が必要です。 • 以前 と は異な り 、 フ ラ ク シ ョ ナル分周器は出力カ ウ ン タ ーを共有 し ません。 こ のため、 出力カ ウ ン タ ーを別の用途に使用で き る よ う にな り ま し た。 分数カ ウ ン タ ーには ス タ テ ィ ッ ク 位相シ フ ト 機能が追加 さ れま し た。 • CLOCK_HOLD 機能は廃止 さ れま し た。 • MMCM は、 スペ ク ト ラ ム拡散をサポー ト し てい ます。

Spartan-6 FPGA

と の主な違い

• Spartan-6 FPGA には Spartan-6 アーキ テ ク チ ャ 独自の ク ロ ッ ク 回路 ト ポ ロ ジ、 機能、 ブ ロ ッ ク

がい く つかあ り ますが、 こ れ ら は 7 シ リ ーズ FPGA ではサポー ト さ れず、 代わ り と な る 新 し い

ク ロ ッ ク 機能が用意 さ れてい ます。DCM_SP、DCM_CLKGEN、BUFIO2、BUFIO2_2CLK、

BUFIO2FB、BUFPLL、BUFPLL_MCB な ど の機能は、7 シ リ ーズデバ イ ス では直接サポー ト さ れてい ません。 • PLL は MMCM のサブセ ッ ト で、性能は同 じ ですが (最小 CLKIN/PFD と 最小/最大 VCO 周波 数を除 く)、 接続に若干の制約があ り 、 機能 も 一部制限 さ れてい ます。 従来の Spartan® FPGA の PLL と 比べ る と 、7 シ リ ーズ FPGA の PLL には、 パ ワ ーダ ウ ン、 入力 ク ロ ッ ク の切 り 替 え、 隣接 CMT へのカ ス ケー ド 接続の機能が追加 さ れてい ます。PLL か ら BUFIO や BUFR へ の直接接続はあ り ません。

• 7 シ リ ーズ FPGA には、BUFIO2 お よ び BUFIO2_2CLK プ リ ミ テ ィ ブに直接代わ る 機能はあ

り ません。BUFIO お よ び BUFR を推奨 さ れ る 接続方法で使用 し て ILOGIC と OLOGIC を駆

動 し て く だ さ い。

• Spartan-6 FPGA の BUFIO2 で GCLK か ら の専用入力を CMT お よ びグ ロ ーバル ク ロ ッ ク

バ ッ フ ァ ーへ配線す る 機能は、7 シ リ ーズ FPGA ではサポー ト さ れてい ま せん。7 シ リ ーズ

FPGA に移行す る には、CCIO ピ ンか ら の専用入力配線を使用 し て く だ さ い。

• 7 シ リ ーズ FPGA には、Spartan-6 FPGA の BUFPLL に直接該当す る 機能はあ り ません。7 シ

リ ーズ FPGA に移行す る には、BUFIO お よ び BUFR を推奨 さ れ る 方法で使用 し て ILOGIC と

OLOGIC に 接 続 し て く だ さ い。BUFPLL へ の 専 用 配 線 の 代 わ り に は、MMCME2 CLKOUT[0:3] か ら の高性能 ク ロ ッ ク 配線を使用 し ます。ISERDES お よ び OSERDES 回路は

Virtex-6 アーキ テ ク チ ャ に基づいてい ます。『7 シ リ ーズ FPGA SelectIO リ ソ ースユーザーガ

イ ド 』 (UG471) を参照 し て く だ さ い。

• 7 シ リ ーズ FPGA では、BUFPLL_MCB プ リ ミ テ ィ ブが不要にな り ま し た。7 シ リ ーズ FPGA

では、DDR メ モ リ イ ン タ ーフ ェ イ ス の (ソ フ ト) イ ン プ リ メ ン テーシ ョ ンが異な り ます。 『 メ

モ リ イ ン タ ーフ ェ イ ス ソ リ ュ ーシ ョ ンユーザーガ イ ド 』 (UG586) を参照 し て く だ さ い。

• 7 シ リ ーズ FPGA では、BUFIO2FB プ リ ミ テ ィ ブが不要にな り ま し た。MMCM と PLL の

フ ィ ー ド バ ッ ク 接続には、 使用す る フ ィ ー ド バ ッ ク に応 じ て CLKFBIN を グ ロ ーバル ク ロ ッ

クバ ッ フ ァ ー、 入力ピ ン、CLKFBOUT のいずれかに直接接続で き ます。

• Spartan-6 FPGA では BUFH し かサポー ト さ れてい ませんで し た。7 シ リ ーズ FPGA には ク

ロ ッ ク の無効化機能を備えた BUFHCE プ リ ミ テ ィ ブがあ り 、 こ の リ ソ ース で駆動 し てい る ク

ロ ッ ク 領域の消費電力を削減で き ます。

• 7 シ リ ーズ FPGA には新 し いバ ッ フ ァ ー と し て BUFMR/BUFMRCE が追加 さ れま し た。 こ れ

ら のバ ッ フ ァ ーは同一 ク ロ ッ ク 領域お よ び上下に隣接 し た ク ロ ッ ク 領域の BUFIO と BUFR

を駆動 し ます。BUFIO ま たは BUFR、BUFMR/BUFMRCE と 組み合わせて使用す る と 、MRCC

入力か ら 隣接す る ク ロ ッ ク 領域の BUFIO お よ び BUFR にア ク セ ス で き ます。BUFMRCE に

(23)

7 シ リ ーズ FPGA と 旧世代 FPGA の ク ロ ッ キン グの違い

• Spartan-6 FPGA デザ イ ンか ら の移行に影響す る 新 し いプ リ ミ テ ィ ブ と し て、BUFR があ り ま す。BUFR と BUFIO を組み合わせ る と 、BUFIO2、BUFIO2_2CLK、BUFPLL と 同 じ 機能が

使用可能にな り ます。BUFR は各 ク ロ ッ ク 領域に 4 つずつあ り ます。

• Spartan-6 FPGA デザ イ ンか ら の移行に影響す る 新 し いプ リ ミ テ ィ ブ と し て、BUFIO があ り ま す。BUFIO と BUFR を組み合わせ る と 、BUFIO2、BUFIO2_2CLK、BUFPLL と 同 じ 機能が

使用可能にな り ます。BUFIO は各バン ク に 4 つあ り ます。 • Spartan-6 アーキテ ク チ ャ が備えていた 1 つの DCM と 1 つの PLL に代わ り 、7 シ リ ーズ FPGA では 1 つの MMCM と 1 つの PLL、 そ し て専用の メ モ リ イ ン タ ーフ ェ イ ス ロ ジ ッ ク ( 現時点ではザ イ リ ン ク ス専用 と し て予約済み) で構成 さ れ る CMT を使用 し ます。DCM と その 関連機能は、7 シ リ ーズ FPGA では CMT でサポー ト さ れます。CMT は SelectIO カ ラ ムに隣 接 す る 独 立 し た カ ラ ム に あ り 、I/O へ の 専 用 ア ク セ ス 機 能 が あ り ま す。DCM_SP と DCM_CLKGEN は廃止 さ れ、こ れ ら の機能は MMCM と PLL でサポー ト さ れ る よ う にな り ま し た。 • 7 シ リ ーズ FPGA ではグ ロ ーバルク ロ ッ ク (GCLK) 入力はサポー ト さ れな く な り ま し た。4 つ の ク ロ ッ ク 兼用入力ピ ンは、Spartan-6 FPGA の GCLK ピ ンの機能の多 く をサポー ト す る 各バ ン ク で利用で き る よ う にな り ま し た。 • こ れま での Spartan-6 FPGA デザ イ ンにはなか っ た MMCM と い う 新 し い機能ブ ロ ッ ク が用意 さ れてい ます。MMCM には、 分数分周、 フ ァ イ ン位相シ フ ト 、 ダ イ ナ ミ ッ ク 位相シ フ ト 、 反 転 ク ロ ッ ク 出力、CLKOUT6 と CLKOUT4 の カ ス ケ ー ド 接続 な ど 多 く の機能が あ り ま す。

BUFPLL への直接接続の代わ り に、CLKOUT[0:3] を使用 し た MMCM か ら BUFIO/BUFR へ の HPC 接続が用意 さ れてい ます。 ま た、 よ り 包括的な DRP も 利用で き ます。

• 従来は汎用の高速 I/O ク ロ ッ キ ン グに使用す る CMT 機能の PLL を推奨 し てい ま し たが、7 シ

リ ーズ FPGA では こ れが変更にな り ま し た。PLL には、BUFIO や BUFR への直接接続はあ

り ません。CLKOUT0 フ ィ ー ド バ ッ ク も サポー ト さ れてい ません。 高速 I/O イ ン タ ーフ ェ イ ス

には MMCM を使用 し て く だ さ い。

I/O イ ン タ ーフ ェ イ ス カ ス ケー ド 接続では、 制限 さ れた CMT バ ッ ク ボーン リ ソ ース を使用 し

ま す。 ま た、 新 し いパ ワ ーダ ウ ン モー ド も 追加 さ れ ま し た。 入力 ク ロ ッ ク の切 り 替えは完全

にサポー ト さ れ ま す。 動作範囲は Spartan-6 FPGA と 7 シ リ ーズ FPGA で異な り ま す。DRP

機能は 7 シ リ ーズ FPGA で も 利用で き 、 その機能の位置 と ア ド レ ス が変更 さ れま し た。

• Spartan-6 FPGA の DCM_SP は、7 シ リ ーズ FPGA ではサポー ト さ れてい ません。7 シ リ ーズ

FPGA に移行す る には、MMCM と PLL を使用 し て く だ さ い。

• Spartan-6 FPGA の DCM_CLKGEN は、7 シ リ ーズ FPGA では直接サポー ト さ れてい ません。 狭帯域の MMCM ま たは PLL を使用 し て入力ジ ッ タ ーの フ ィ ル タ リ ン グ を行っ て く だ さ い。

MMCM ま たは PLL の DRP リ フ ァ レ ン スデザ イ ン を使用す る と 、M/D 値の動的な再プ ロ グ ラ ミ ン グが可能です。

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第 1 章 : ク ロ ッ キングの概要

ク ロ ッ ク接続のま と め

表1-1に、7 シ リ ーズ FPGA の ク ロ ッ ク 接続について ま と め ます。 表 1-1 : ク ロ ッ ク接続のま と め ク ロ ッ ク機能またはピ ン 直接の駆動元 直接の駆動先 複数領域 ク ロ ッ ク 兼用 I/O (MRCC) 1 つのバン ク に 2 つの ピ ン/ペ アがあ り ます。 外部 ク ロ ッ ク 同じ ク ロ ッ ク 領域にあ り 、 デバ イ スの同じ側 (左/右) にあ る MRCC の駆動先 • 4 つの BUFIO • 4 つの BUFR • 2 つの BUFMR • 1 つの CMT (1 つの MMCM と 1 つの PLL) • 上下の CMT (制限 さ れた CMT バ ッ ク ボーン リ ソ ース を使用)(1) 同 じ 上半分/下半分の MRCC の駆動先 • 16 の BUFG 水 平 方 向 に 隣 接 す る 同 じ ク ロ ッ ク 領 域 に あ る MRCC の駆動先 • BUFH 単一領域 ク ロ ッ ク 兼用 I/O (SRCC) 1 つのバン ク に 2 つの ピ ン/ペ アがあ り ます。 外部 ク ロ ッ ク 同じ ク ロ ッ ク 領域にあ り 、 デバ イ スの同じ側 (左/右) にあ る SRCC の駆動先 • 4 つの BUFIO • 4 つの BUFR • 1 つの CMT (1 つの MMCM と 1 つの PLL) • 上下の CMT (制限 さ れた CMT バ ッ ク ボーン リ ソ ース を使用)(1) 同 じ 上半分/下半分の SRCC の駆動先 • 16 の BUFG 水 平 方 向 に 隣 接 す る 同 じ ク ロ ッ ク 領 域 に あ る SRCC の駆動先 • BUFH BUFIO 同 じ ク ロ ッ ク 領域内での BUFIO の駆 動元 • MRCC (専用 1:1) • SRCC (専用 1:1) • MMCM.CLKOUT0 ~ MMCM.CLKOUT3 • CLKFBOUT • 同 じ ク ロ ッ ク 領 域 お よ び 上 下 ク ロ ッ ク 領域の BUFMR 同 じ ク ロ ッ ク 領域で使用す る 場合の駆動先 • ILOGIC.clk • ILOGIC.clkb • OLOGIC.clk • OLOGIC.clkb • OLOGIC.oclk • OLOGIC.oclkb

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ク ロ ッ ク接続のま と め BUFR 同 じ ク ロ ッ ク 領域内での駆動元 • MRCC • SRCC • MMCM.CLKOUT0 ~ MMCM.CLKOUT3 • CLKFBOUT • 上下 ク ロ ッ ク 領域の BUFMR • 汎用 イ ン タ ー コ ネ ク ト 同 じ ク ロ ッ ク 領域で使用す る 場合の駆動先 • CMT • 同 じ ク ロ ッ ク 領域内で BUFG が駆動可能な任意 の ク ロ ッ ク ポ イ ン ト 同 じ 上半分/下半分で使用す る 場合の駆動先 • 16 BUFG (非推奨) BUFMR 同 じ ク ロ ッ ク 領域内での駆動元 • MRCC (専用 1:1) • こ の表に示 さ れてい る GT ク ロ ッ ク 出力 ( 「GT ト ラ ン シーバー ク ロ ッ ク 」 参照) • イ ン タ ー コ ネ ク ト (非推奨) 同 じ ク ロ ッ ク 領域お よ び上下 ク ロ ッ ク 領域内で使 用す る 場合の駆動先 • BUFIO • BUFR BUFG 同 じ 上半分/下半分内での駆動元 • SRCC • MRCC • CMT • こ の表に示 さ れてい る GT ク ロ ッ ク 出力 ( 「GT ト ラ ン シーバー ク ロ ッ ク 」 参照) • BUFR (非推奨) • イ ン タ ー コ ネ ク ト (非推奨) • 同 じ 上半分 / 下半分内の隣接す る BUFG • CMT • こ の表に示 さ れてい る GT ク ロ ッ ク 出力 ( 「GT ト ラ ン シーバー ク ロ ッ ク 」参照) • 同 じ 上半分/下半分内の隣接す る BUFG • フ ァ ブ リ ッ ク お よ び I/O 内の任意の ク ロ ッ ク ポ イ ン ト • CLB 制御信号 • BUFH BUFH 同 じ ク ロ ッ ク 領域内お よ び水平方向に 隣接す る ク ロ ッ ク 領域で の BUFH の 駆動元 • SRCC • MRCC • CMT • BUFG • こ の表に示 さ れてい る GT ク ロ ッ ク 出力 ( 「GT ト ラ ン シーバー ク ロ ッ ク 」 参照) • イ ン タ ー コ ネ ク ト (非推奨) 同 じ ク ロ ッ ク 領域で使用す る 場合の駆動先 • CMT • こ の表に示 さ れてい る GT ク ロ ッ ク 出力 ( 「GT ト ラ ン シーバー ク ロ ッ ク 」参照) • 同 じ ク ロ ッ ク 領域内で BUFG が駆動可能な任意 の ク ロ ッ ク ポ イ ン ト 表 1-1 : ク ロ ッ ク接続のま と め (続き) ク ロ ッ ク機能またはピ ン 直接の駆動元 直接の駆動先

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第 1 章 : ク ロ ッ キングの概要 GT ト ラ ン シーバーク ロ ッ ク RXUSRCLK RXUSRCLK2 TXUSRCLK TXUSRCLK2 • 任意の BUFG 同 じ ク ロ ッ ク 領域内での駆動元 • BUFH N/A GT ト ラ ン シーバーク ロ ッ ク RXOUTCLK TXOUTCLK N/A • 同 じ 上半分/下半分内の BUFG 同 じ ク ロ ッ ク 領域で使用す る 場合の駆動先 • CMT • BUFMR • 水平方向に隣接す る ク ロ ッ ク 領域の BUFH お よ び BUFH MGTREFCLK0/1P MGT 差動基準 ク ロ ッ ク ピ ン の正 (P) 側です。 MGTREFCLK0/1N MGT 差動基準 ク ロ ッ ク ピ ン の負 (N) です。 外部 GT 基準 ク ロ ッ ク • GT 基準 ク ロ ッ ク • 同 じ 上半分/下半分内の BUFG 同 じ ク ロ ッ ク 領域で使用す る 場合の、外部 GT 基準 ク ロ ッ ク ピ ンの駆動先 • CMT • BUFMR • 水平方向に隣接す る ク ロ ッ ク 領域の BUFH お よ び BUFH CMT(1) • BUFG • SRCC (同 じ ク ロ ッ ク 領域お よ び隣 接 ク ロ ッ ク 領域) • MRCC (同 じ ク ロ ッ ク 領域お よ び隣 接 ク ロ ッ ク 領域) • 同 じ ク ロ ッ ク 領域の GT • 同 じ ク ロ ッ ク 領域内の BUFR、 お よ び BUFMR を 使用 し た場合は上下 ク ロ ッ ク 領域の BUFR • MMCM/PLL.CLKOUT0-3 • 同 じ 上半分/下半分内の任意の BUFG 同 じ ク ロ ッ ク 領域で使用す る 場合の駆動先 • BUFIO (MMCM) • BUFR (MMCM) • 水平方向に隣接す る ク ロ ッ ク 領域の BUFH お よ び BUFH • MMCM/PLL (隣接 し ていない場合は位相オ フ セ ッ ト あ り) IDELAYCNTRL.CLK • MRCC/SRCC • BUFG • BUFH N/A CCLK ピ ン コ ン フ ィ ギ ュ レーシ ョ ン ロ ジ ッ ク コ ン フ ィ ギ ュ レーシ ョ ン ロ ジ ッ ク EMCCLK ピ ン N/A コ ン フ ィ ギ ュ レーシ ョ ン ロ ジ ッ ク TCK ピ ン N/A JTAG コ ン フ ィ ギ ュ レ ーシ ョ ン ロ ジ ッ ク お よ びバ ウ ン ダ リ ス キ ャ ン 注記 : 1. 制限が適用 さ れます。31ページの 「シ ン グルク ロ ッ ク で複数の CMT を駆動す る 」 を参照 し て く だ さ い。 表 1-1 : ク ロ ッ ク接続のま と め (続き) ク ロ ッ ク機能またはピ ン 直接の駆動元 直接の駆動先

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ク ロ ッ ク接続のま と め

7

シ リ ーズ

FPGA

におけ る ク ロ ッ キングの違い

各 7 シ リ ーズ FPGA フ ァ ミ リ には独自の接続要件があ り ます。表1-2で説明 し た接続に適用 さ れ る 制限/例外を表1-1に ま と め ます。GT、CMT、 お よ び I/O の位置お よ びア ラ イ メ ン ト を包括的に図 示 し た も のについては、 『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG475) の 「ダ イ レベルでのバン ク 番号の概要」 を参照 し て く だ さ い。 表 1-2 : 7 シ リ ーズ FPGA 別の ク ロ ッ ク接続の違い フ ァ ミ リ 例外 Artix-7 T FPGA : 全デバ イ ス GTP ト ラ ン シーバーか ら CMT お よ び BUFMR への直接接続はあ り ません。GTP ト ラ ン シーバーか ら CMT への接続には、BUFH ま たは BUFG が必要です。 Kintex-7 FPGA : 全デバ イ ス GTX ト ラ ン シーバーか ら CMT お よ び BUFMR への直接接続はあ り ません。GTX ト ラ ン シーバーか ら CMT への接続には、BUFH ま た は BUFG が必要です。 すべての Virtex-7 T お よ び XT FPGA 接続の例外はあ り ません。XC7V2000T お よ び XC7VX1140T デバ イ ス を使用 し て設計す る 際は、第2章の 「ス タ ッ ク ド シ リ コ ン イ ン タ ー コ ネ ク ト ク ロ ッ キ ン グ」を参照 し て ク ロ ッ キ ン グガ イ ド ラ イ ン を確認 し て く だ さ い。 す べ て の Virtex-7 HT FPGA GTZ ト ラ ン シーバーは、SLR に接続す る ために、 イ ン タ ーポーザー ク ロ ッ ク バ ッ ク ボー ン に し か接続で き ま せん。 つ ま り 、 駆動先は グ ロ ーバル ク ロ ッ クネ ッ ト ワ ー ク (BUFG 配線 ト ラ ッ ク) お よ び BUFH のみで、 駆動元は BUFG のみ と い う こ と です。第2章の 「ス タ ッ ク ド シ リ コ ン イ ン タ ー コ ネ ク ト ク ロ ッ キ ン グ」 を参照 し て く だ さ い。

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(29)

2

ク ロ ッ ク配線の リ ソ ース

7 シ リ ーズ FPGA には、 さ ま ざ ま な ク ロ ッ キ ン グ手法、 お よ び大 き い フ ァ ン ア ウ ト 、 短い伝搬遅延、 非常に低い ス キ ュ ーな ど の要件を サポー ト す る ための ク ロ ッ ク 配線 リ ソ ー ス が用意 さ れてい ます。 ク ロ ッ ク 配線 リ ソ ース を最大限に活用す る には、PCB か ら FPGA へのユーザー ク ロ ッ ク を取得す る 方法、 ど の ク ロ ッ ク 配線 リ ソ ー ス が最適か を 決定す る 方法、 適切な I/O お よ び ク ロ ッ ク バ ッ フ ァ ーを利用 し て こ れ ら の ク ロ ッ ク 配線 リ ソ ースへア ク セ スす る 方法を設計者が理解 し てい る 必要 があ り ます。 こ の章では、 次の項目について説明 し ます。 • 「 ク ロ ッ ク バ ッ フ ァ ーの選択に関す る 考慮事項」 • 「 ク ロ ッ ク 兼用入力 (CCIO)」 • 「グ ロ ーバル ク ロ ッ ク リ ソ ース」 • 「 リ ージ ョ ナルク ロ ッ ク リ ソ ース」 • 「高性能 ク ロ ッ ク 」

ク ロ ッ ク

バ ッ フ ァ ーの選択に関する考慮事項

7 シ リ ーズ FPGA には豊富な ク ロ ッ ク リ ソ ー ス があ り ま す。 バ ッ フ ァ ーの種類、 ク ロ ッ ク 入力ピ ン、お よ び ク ロ ッ ク 接続を多様に備え る こ と で数多 く のアプ リ ケーシ ョ ンの要件を満た し てい ます。 適切な ク ロ ッ ク リ ソ ー ス を選択す る こ と で、 配線性、 性能、 お よ び一般的な FPGA リ ソ ー ス の使 用率が向上 し ます。 アプ リ ケーシ ョ ンお よ びデザ イ ンに よ っ ては、 フ ロ アプ ラ ンやその他の手動誘 導に よ っ て イ ンプ リ メ ン テーシ ョ ンに多大な影響を及ぼす こ と も で き ます。 BUFGCTRL (BUFG と し て使用 さ れ る こ と が多い) は、 最 も 一般的に使用 さ れ る ク ロ ッ ク 配線 リ ソ ー ス です。 こ れ ら の完全な グ ロ ーバル ク ロ ッ ク は、 デバ イ ス のすべての ク ロ ッ ク ポ イ ン ト へ接 続で き ます。 し か し 、 性能、 機能、 ま たは ク ロ ッ ク リ ソ ース の可用性のいずれかが理由で、 代替の ク ロ ッ クバ ッ フ ァ ーを使用 し た方が利点が多い場合 も あ り ます。BUFG は次の よ う な場合に適 し て い ます。 • デザ イ ン ま たはデザ イ ンの一部に、 デバ イ ス の多 く の領域に ま たが る グ ロ ーバル リ ーチ (大規 模な展開) があ り 、 機能の位置特定が不可能 • 数多 く の ク ロ ッ ク 領域に ま たが る 、 ブ ロ ッ ク RAM、DSP、 ま たは統合 さ れた IP コ ア な ど の ハー ド ウ ェ ア機能ブ ロ ッ ク は、 カ ス ケー ド 接続 さ れ る か、 ま たは近 く にはない CLB への接続 す る 必要があ り ます。 • ク ロ ッ ク 同期 (グ リ ッ チな し) ま たは ク ロ ッ ク 非同期を切 り 替え る こ と で、 アプ リ ケーシ ョ ンは 停止 し た ク ロ ッ ク か ら の切 り 替え、 ま たは別の周波数の ク ロ ッ ク を選択す る こ と がで き ます ( 消費電力の削減な ど)。 • ク ロ ッ ク イ ネーブル (CE) 機能は、 動作 し ていない期間の消費電力を削減す る ために使用で き ます。 し か し 、通常は、 タ イ ミ ン グ (CE 遅延) の制限 と い う 理由か ら CE 機能を使用 し て ク ロ ッ

(30)

第 2 章 : ク ロ ッ ク 配線の リ ソ ース キ ン グエ レ メ ン ト で真の CE ロ ジ ッ ク フ ァ ン ク シ ョ ン を シ ミ ュ レーシ ョ ンすべ き ではあ り ま せん。 • CE 機能は、 デバ イ ス の ス タ ー ト ア ッ プ後に初期化 さ れた ク ロ ッ キ ン グエ レ メ ン ト の同期化に 使用で き ます。 BUFR お よ び BUFIO の組み合わせの主な目的は、 ソ ース同期 イ ン タ ーフ ェ イ ス をサポー ト す る こ と です。 イ ン タ ーフ ェ イ ス が 1 つの領域に配置 さ れ る 場合、BUFIO は SelectIO の高速側に ク ロ ッ ク を供給 し 、BUFR は FPGA ロ ジ ッ ク につなが る 低速のデシ リ ア ラ イ ズ/シ リ ア ラ イ ズ さ れた側に ク ロ ッ ク を供給 し て ク ロ ッ ク ド メ イ ン転送機能を提供 し ます。1 つの ク ロ ッ ク 領域/バン ク で利用で き る 数 よ り も 多 く の ロ ジ ッ ク お よ び/ま た は I/O を 必要 と す る イ ン タ ー フ ェ イ ス に つ い て は、 BUFMR (BUFMRCE) を使用 し て ク ロ ッ ク ド メ イ ン転送機能を上下 ク ロ ッ ク 領域に拡張で き ます。 ソ ー ス 同期 I/O のユー ス ケー ス に関連 し ない分周 ク ロ ッ ク を必要 と す る 一部のアプ リ ケーシ ョ ン は、MMCM/PLL を使用で き ない ま たは分周機能に使用で き ない場合に、BUFR を簡単な ク ロ ッ ク 分周器 と し て利用で き ま す。 そ の場合、BUFR の主 な 目的か ら 外れ る た め タ イ ミ ン グ お よ び ス キ ュ ーに特に注意が必要 と な り ます。SelectIO リ ソ ース の ク ロ ッ キ ン グに関す る 詳細は、 『7 シ リ ー

ズ FPGA SelectIO リ ソ ース ユーザーガ イ ド 』 (UG471) を参照 し て く だ さ い。

水平 ク ロ ッ ク バ ッ フ ァ ーの BUFH (BUFHCE) は、 厳密には リ ージ ョ ナル リ ソ ース であ り 、 上下 ク ロ ッ ク 領域に広が る こ と はで き ません。BUFR と は違っ て、BUFH は ク ロ ッ ク を分周す る こ と はで き ません。 • BUFH は、2 つの水平領域に広が る と い う リ ージ ョ ナル的な観点にのみ基づ き 、 グ ロ ーバル ク ロ ッ ク リ ソ ース に類似 し てい ます。 • ま た、MMCM/PLL への フ ィ ー ド バ ッ ク と し て機能で き 、 ク ロ ッ ク 挿入遅延が補正 さ れます。 • イ ン タ ーフ ェ イ ス ま たは多 く の ロ ジ ッ ク が 1 ク ロ ッ ク 領域ま たは 2 つの隣接す る 水平 ク ロ ッ ク 領域にあ る 場合、BUFH は推奨 さ れ る ク ロ ッ ク リ ソ ース です。 • BUFH には ク ロ ッ ク イ ネーブルピ ン (BUFHCE) も あ り 、 こ の ピ ン を使用 し て ロ ジ ッ ク 、 ま た は イ ン タ ーフ ェ イ スお よ びそれに関連す る ロ ジ ッ ク がア ク テ ィ ブではない場合にダ イ ナ ミ ッ ク 消費電力を削減で き ます。 • ク ロ ッ ク イ ネーブル機能は、 ク ロ ッ ク サ イ ク ル間ベー ス でゲーテ ッ ド ク ロ ッ ク を提供で き ま す。 • グ ロ ーバルク ロ ッ ク ツ リ ー と 同様に、BUFH は CLB (イ ネーブル/リ セ ッ ト) にあ る ク ロ ッ ク リ ソ ース以外の リ ソ ース に接続で き ますが、 ス キ ュ ー特性は改善 さ れます。 • さ ら に、BUFH は ク ロ ッ ク 領域にあ る ク ロ ッ キ ン グエ レ メ ン ト の同期ス タ ー ト ア ッ プに利用で き ます。 ク ロ ッ ク リ ソ ース の選択に関連 し て課せ ら れ る ス タ ッ ク ド シ リ コ ン イ ン タ ー コ ネ ク ト (SSI) デバ イ ス の制限は、「ス タ ッ ク ド シ リ コ ン イ ン タ ー コ ネ ク ト ク ロ ッ キ ン グ」 を参照 し て く だ さ い。

ク ロ ッ ク兼用入力

(CCIO)

外部のユーザー ク ロ ッ ク は、 ク ロ ッ ク 兼用 (CC) 入力 と 呼ばれ る 差動 ク ロ ッ ク ピ ンペアで FPGA に送信 さ れ る 必要があ り ます。 ク ロ ッ ク 兼用入力は、 内部グ ロ ーバルお よ び リ ージ ョ ナル ク ロ ッ ク リ ソ ースへの専用の高速ア ク セ ス を提供 し ます。 専用配線を用い る ク ロ ッ ク 兼用入力は、 さ ま ざ ま な ク ロ ッ ク 機能の タ イ ミ ン グ を保証す る 目的で ク ロ ッ ク 入力に利用す る 必要があ り ます。 ロ ーカル イ ン タ ー コ ネ ク ト を備え る 汎用 I/O は、 ク ロ ッ ク 信号に使用で き ません。

各 I/O バン ク は 1 ク ロ ッ ク 領域にあ り 、50 本の I/O ピ ン を備え てい ます。 各 I/O カ ラ ム の I/O バ

ン ク それぞれに 50 本の I/O ピ ンがあ り 、 その う ちの 4 組が ク ロ ッ ク 兼用入力ピ ンペア (合計 8 本

図  1-1 : 7 シ リ ーズ  FPGA  のク ロ ッ ク アーキテ ク チ ャ の概略図
図  2-2 :  カ スケー ド 接続 さ れた  BUFG
表  2-2 :  グローバル ク ロ ッ ク バ ッ フ ァ ーのプ リ ミ テ ィ ブ
図 2-4 の タ イ ミ ン グ図は、 BUFGCTRL  プ リ ミ テ ィ ブ を使用 し た場合の ク ロ ッ ク の切 り 替わ り を示
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参照

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