1．は じ め に
現在の数値計算はすべてディジタル計算機で実行され ているため，当然のことながら，人工知能（AI）の計算 もディジタル方式で実行されており，深層学習または推 論計算を高速に実行する AI プロセッサが活発に開発さ れている [Chen 14, Merolla 14, Moons 17, Shin 17]．
一方で，汎用の AI を構築するために，脳の情報処理 様式をまねようとする試みは，脳が唯一の汎用 AI であ ることから自然な考えである [山川 16]．脳内の神経回 路が 2 進数計算ではなく，連続量によるアナログ計算を 行っていることから，脳型 AI を実行するハードウェア として，新規のアナログ計算機を構築しようと考えるこ とも，むしろ自然なことである．実際，そのような試み は古くからあった． アナログ計算機というと，ディジタル計算機がつくら れる前の古い技術であるという印象をもたれるかもしれ ない．ディジタル技術と比較して，演算精度が確保しに くい，大規模集積回路（LSI）内のトランジスタの製造 ばらつきや，ノイズ，温度変化などの外乱要因の影響を 受けやすい，ディジタル回路のように自動化設計が進ん でいないため設計が難しい，などのハードウェア的な課 題があることもよく知られている．さらに，実使用上の 課題として，汎用計算機として動作させることが難しい， 性能を保証する検査法が確立していない，データをコ ピーすることが難しい，などの問題もある．そのために， 実用的なシステムにおいて，計算にアナログ方式が用い られた例はこれまでほとんどない． しかし，以上のような課題は，汎用計算機としてみ ると確かに大きな問題だが，ニューラルネットワークな どの脳型演算を実行する特定用途向けの計算機として考 えると，かなりの課題が克服できると思われる．さら に，これまでディジタル方式の飛躍的性能向上を支えて きた，半導体デバイスの指数関数的性能向上，いわゆる 「ムーアの法則」がまもなく限界を迎えるという状況の 中では，アナログを志向した新たな挑戦的方策を模索し ていく必要性が出てきたともいえる． 一方，AI の発展に合わせて，今後の情報処理システム に関して大きな期待が寄せられているのは IoT（Internet of Things）である．その枠組みでは，クラウド（データ センター）での計算だけでなく，エッジ（端末）での計 算が重要になってくるため，電力消費の少ないアナログ デバイスの重要性が高まっている． このような状況のもとで，現在の集積システムの性能 向上を目指すうえで最重要課題は，集積化よりも低消費 電力化である．すでに，演算素子であるトランジスタの サイズは十分微小になっており，演算性能を向上するた めには演算当たりの消費エネルギーをどこまで低減でき るかが課題になっている． 本稿では，人の脳の演算エネルギー効率を凌駕する可 能性を有する新たな集積回路方式の構成法を紹介する． 著者の提案している基本的なアイディアは，時間領域で 情報を表現して，キャパシタにアナログ的かつ並列的に 電荷を充電する物理系を利用して，脳型処理モデルを実 行するものである．これにより，超低消費電力動作が可 能な積和演算が実行できるだけでなく，非線形変換など のディジタル方式の不得意な演算が容易になり，新たな AI実行環境が実現できることになる．
2． ディジタル計算機アーキテクチャでの
集積回路実装上の課題
現在主流のディジタル計算機では数々の改良がなさ れ，並列計算方式も採用されているが，CMOS 集積回 路技術を用いたプロセッサとメモリで構成されるという 観点からいえば，原理的には元々の von Neumann 方式 から変わっていない．この方式では，図 1（a）に示す ように，プロセッサとメモリ回路を別々の回路（チップ） で構成し，バスで接続する．そのバスにデータ転送帯域 のボトルネックが存在するとともに，ランダムアクセス メモリ（RAM）の構成上，並列処理を制約する問題が脳型アナログ演算と専用集積回路
Brain-like Analog Computing and Dedicated Integrated Circuits
森江 隆
九州工業大学Takashi Morie Kyushu Institute of Technology.
[email protected], http://www.brain.kyutech.ac.jp/~morie
Keywords:
brain-like analog integrated circuits, time-domain analog computing, coupled oscillator, chaotic Boltzmann machine.ある．すなわち，二次元アレー状に配置したメモリ素子 に対して，アドレス指定により一列分のメモリ値しか同 時に読み書きできず，二次元的な並列動作を実現できな いという問題である． ディジタル論理と 2 進数計算を実行する通常のディ ジタル方式では，汎用性と効率性を考えるとこの構成を 取らざるを得ないともいえる．しかし，画像処理や脳型 計算のように大量の演算を実行する際は，バス上のデー タ転送のボトルネックが特に顕在化し，チップ間のデー タ転送に大きなエネルギーを消費することから，低消費 電力化の限界が生じる．そこで，小規模なプロセッサと ローカルメモリからなるプロセシングユニットを大量に 配置・接続して高速化を図るようなアーキテクチャの改 良がなされてきた．しかし，これにも限界がある． つまり，0-1 の組合せの 2 進数を扱うことは，回路的 には二つの電圧値（通常は電源電圧 V0と接地電位 0 V） で表現することであり，MOS トランジスタのゲート容 量を（配線容量などを含めて）両電圧の間で充放電する 必要があることを意味する．このとき，容量 C を充放電 する際に E＝CV2 0のエネルギーが消費され，N 個の容量 が周波数 f で充放電される場合，消費電力は P ＝ NfCV2 0 となる．ディジタル方式の省電力化はこれらの変数のい ずれかまたは複数個を小さくすることで達成されてき た． AI 計算で基本となる固定小数点の積和演算などを実 行するプロセッサの演算効率は，通常 GOPS/W または TOPS/W（Giga/Tera-operations per second /Watt）で 表現される．演算性能自体が GOPS または TOPS 値で 表現されるのに対し，この指標は処理速度や回路規模に 依存しないことに注意されたい．すなわち，この指標は 1ジュール〔J〕 当たりの演算数に等しく，逆数を取れば 1演算に必要なエネルギーを表している．2017 年時点で， 積和演算を高効率で実行するディジタル方式専用 AI プ ロセッサの最高性能は約 10TOPS/W であり [Moons 17, Shin 17]，これは 1 演算当たり 0.1 pJ を消費することを 意味する．
3． アナログ演算のためのクロスバアレー・
アーキテクチャ
上記のようなディジタル方式に対して，時間領域およ びアナログ的動作を取り込むことによりその限界を打破 でき，さらなる高効率化が可能になる．すでに，通常の ディジタル集積回路技術を用いて，時間領域での非同期 動作を含むアナログ動作原理を採用している AI チップ も発表されており，2 値計算に限定しているものの，数 十 TOPS/W の性能を実現している [Miyashita 17]． ここで，重要な観点はメモリへのアクセスであり，並 列動作を実現する基本的な構成法は，図 1（b）に示す ような，RAM の基本構成である縦横に配置された配線 において，各交点部分に（アナログ）メモリ素子を配置・ 接続し，アナログ電流加算により演算を行う「クロスバ アレー構成」である．以下では，この構成法を用いて， 既存の電圧・電流アナログ方式で実装する場合と，著者 らが提案している時間領域アナログ方式で実装する場合 を比較してみよう． ここで，神経科学の用語を用いて，クロスバアレーに 信号を入力するニューロンを pre-neuron，その出力線 を軸索（Axon）ライン，クロスバアレーから信号を受 け取るニューロンを post-neuron，その入力線を樹状突 起（Dendrite）ラインと呼ぶことにする．pre-neuron の出力を Oj，post-neuron の出力を Oiとすると，最も 単純なニューラルネットワークモデルにおけるそれらの 関係は j neti＝ wijOj （1） Oi＝ f（neti） （2） となる．ここで，wijはシナプス結合荷重，netiは Dendrite ラインに現れる post-neuron への入力，f は非線形な出 力関数である．これらの計算をクロスバアレー構成の アナログ回路で実行するには，ニューロン出力 Ojおよ び Oiを電圧値で表現し，クロスバアレーの交点（i, j） 部分に可変抵抗を配置して，そのコンダクタンス（抵抗 値の逆数）を wijとなるように設定する方式が一般的で ある． 3·1 電圧・電流モードアナログ演算回路 一定の電圧・電流の値で連続値の情報を表現する通 常のアナログ回路では，図 2（a）に示すように，pre-neuron 出力 Vinjに対し，シナプス結合荷重 wijとして働 く抵抗 R を介して，Dendrite ラインに現れる電流の総 和を，post-neuron 入力部にオペアンプなどを配置する ことによりキルヒホッフの電流則に基づいて検出する． これにより，式（1）を二次元並列的に計算でき，post-neuron回路で式（2）を併せて計算すれば，ニューラル 図 1 集積回路の基本構成．（a）ディジタル方式で用いられる von Neumann アーキテ クチャ，（b）アナログ方式で用いられるクロスバアレーアー キテクチャ
j k（tj ν－tj）＝θ （3） と表せる．これを変形すると j wijOj＝ θ λTin ＋β 1－ Ttν in （4） の関係が得られる．ただし，β＝Σjwijである． この方式を実現する電子回路は，電圧・電流モードア ナログ方式とほぼ同じであるが，図 2（b）に示すように， 出力部がオペアンプではなく比較器である点と，電流逆 流防止用整流機能（ダイオード）が必要である点が異な る．このとき，線形抵抗とキャパシタを組み合わせた回 路では，過渡応答電圧は正確には指数関数的に飽和する が，電圧値が小さいときは線形に近似できる．比較器は オペアンプに比べて，集積回路的には低消費電力動作を 実現しやすいという利点がある． この方式で，図 4 に示した M×N クロスバアレーで 積和演算を行う場合の消費エネルギーを見積もってみよ う．入力されるステップ電圧の電圧振幅を Voとし，シ ネットワークの基本的な演算が実行できる． この電圧・電流モードアナログ回路を用いたクロスバ アレー構成での消費エネルギーを考えてみよう．この物 理系の演算では，電圧・電流値が安定した時点で計算結 果が得られるので，Axon ラインに電圧が与えられて， Axon 配線容量が充電された後，シナプス荷重抵抗を介 して Dendrite ラインへの充電過程が生じ，その後オペ アンプが安定状態に達して，電圧を出力する．Dendrite ラインへの充電には，シナプス荷重抵抗値と Dendrite 配線に付随する容量との積で決まる時定数オーダの時間 を要し，さらにオペアンプの出力が安定するまで，電流 を流し続ける必要がある． 抵抗変化型メモリ素子を用いたこのようなアナログ方 式において，同一 LSI 製造技術を用いたディジタル方 式と比較した結果によると，この方式を用いると，クロ スバアレー部ではディジタル方式に比べて 1 桁以上高 い消費エネルギー効率を実現できると見積もられている [Rajendran 13]．ただし，加算結果を出力するオペアン プなどのアナログ回路部の消費電力が一般にはかなり大 きなものとなるため，超低消費電力化を目指した回路設 計には困難が予想される． 3·2 時間領域アナログ積和演算回路方式 前節の電圧・電流モードアナログ方式に対し，著 者らは時間領域アナログ積和演算方式を提案している [Tohara 16, Wang 16]．この方式では，図 3 に示すように， Axonラインへの入力信号を一定の電圧振幅を有するス テップ電圧とし，その立上り時間タイミング tjを pre-neuronの出力（被乗数）Ojに対応させる．このタイミ ングで Dendrite ラインに現れる線形過渡応答電圧 Pjを 乗算に利用する．シナプス結合荷重（乗数）wijは線形 過渡応答の傾き kjで表現し，積和演算結果は過渡応答の 総和 Vnが所定のしきい値電圧θに達したタイミング tν で表現できる． これを具体的に数式で表現しよう．まず，規格化され た Oj ∈ [0, 1] を仮定し，tj＝ Tin（1−Oj），kj＝λwijとす る．ただし，Tin およびλは正の定数である．過渡応答 の総和が時刻 tνでしきい値θに達したことから 図 2 アナログ方式積和演算回路． （a）電圧・電流モード，（b）時間領域アナログ積和演 算方式 図 3 スパイキングニューロンモデルに基づく 時間領域アナログ積和演算方式 図 4 クロスバアレーアーキテクチャの構成例． M＝4, N＝3 の場合
ナプス当たりの Axon ライン容量と Dendrite ライン容 量をそれぞれ Caiおよび Cdiとする．まず，M 個のシナ プスが接続された Axon ラインでは，その配線容量は MCaiとなり，同様に Dendrite ラインの容量は NCdiと なる．ただし，クロスバ交点に配置・接続されたアナロ グメモリ素子に関わる容量は Caiおよび Cdiに含まれる とする．さらに，post-neuron 回路の入力容量を Ciとす ると，全消費エネルギー Etotとシナプス当たりの消費エ ネルギー Esynはそれぞれ以下のようになる． Etot ＝N（MCaiV02）＋M（NCdi＋Ci）Vo2 （5）
Esyn ＝Etot（MN）/
＝（Cai＋Cdi＋Ci/ N）Vo2 （6） つまり，シナプス当たりの消費エネルギーは，シナプス 当たり容量の和（Cai＋Cdi）と，post-neuron の入力容 量 Ciで決まるが，後者は 1/N 倍されるので，この部分 はエネルギー的に非常に有利になることがわかる．さら に，post-neuron 回路（多層ネットワークの場合に，次 段のクロスバアレー回路にステップ電圧を出力する回 路）の消費エネルギーが加わるが，これもシナプス当た りで考えると 1/N 倍される． ここで，現状の集積回路技術として控えめに見積もら れる値として，Cai＝Cdi＝0.1 fF，Vo＝1 V，N＝1 000 を仮定し，Cai＝Cdi Ci/Nとすると，Esyn＝0.2 fJ となる． これは最先端のディジタル方式専用 AI プロセッサより も数百倍も高効率にできることを示している． 結局，本方式で消費エネルギーを決定する主要因は， アナログメモリ素子の寄生容量を含む配線容量である． これらの容量を極限まで低減するために，微小なアナロ グメモリ素子やナノワイヤ配線などの新技術の導入が必 要とされる．ただし，配線については，本方式では流さ なければいけない電流量が小さいので，配線抵抗自体は 比較的高抵抗（kΩ オーダ）でもよく，通常のディジタ ル方式に比べて配線材料に対する要求は緩和されると思 われる． 一方，この方式では時間領域で一定の分解能を確保す るために，1 μs 程度の時定数が必要で，そのためにシナ プス部分に超高抵抗な（∼ GΩ オーダの）可変抵抗（ア ナログメモリ）素子が必要である．現状の抵抗変化型メ モリ素子はそのような高抵抗化が難しく，ここでも新た な素子・材料開発が必要である．抵抗素子の場合，電流 の逆流を防止する整流機能を有することが必要である が，もし，電界効果トランジスタ（FET）構造を用いる ことができる場合は，その動作上，自動的に逆流防止機 能が実現できる．これについては，強誘電体材料をゲー ト電極に用いる FeFET が有望と考えられ，著者らも研 究を行っている．以上のような高抵抗性と逆流防止機能 に加えて，学習機能を搭載するには優れたアナログ書込 み・消去特性も必要になる．
4． ダイナミクスを利用する脳型 AI 処理と
専用集積回路
前章で紹介した時間領域アナログ積和演算方式は，図 5に示すように，スパイクパルスを出力する神経細胞の 最も単純なモデル（スパイキングニューロン）である積 分発火型ニューロンモデルに基づいている．すなわち， スパイクパルスが入力されるとシナプス部に一時的に生 じる電位変化（シナプス後電位，モデル的にはα 関数で よく近似される）の線形立上り部分を利用した時間領域 の計算原理と考えることができる [Maass 97]． ほかに，ディジタル方式に対してアナログ方式が得意 とする脳型情報処理として，ダイナミクスを有する処理 があげられる．前章の時間領域積和演算方式も過渡応答 を用いている点でダイナミクスを利用しているといえる が，本章では別の例として，位相振動子を用いた 2 種類 の脳型情報処理モデルと専用集積回路を紹介する． 位相振動子は定常発火するニューロンの簡略化モデ ルであり，物理モデルとしては前章と同じく，キャパシ タに電流を充電していく過程で実現できる．積分発火型 ニューロンモデルに対して積分発火型振動子ともいえる モデルであり，両者の違いは，後者に定常入力があり， 外部入力がない状態では一定周期で発火する特徴を有し ていることである [Morie 16]． 一方でこれをディジタル回路で構成すると，クロック 信号で更新していく n ビットカウンタを用いればよい． ただし，アナログ回路において 1 回の充電ですむ過程が， 図 5 （a）積分発火型ニューロンモデルと（b）振動子モデルディジタル回路では n ビットの論理回路の状態更新が必 要なために消費電力が増加するうえに，完全に滑らかな 状態更新にはならないという欠点がある． 著者らは，相互に結合された位相振動子系で結合 マルコフランダム場（MRF）モデルを構成し，画像 領域分割を実行する専用集積回路チップをアナログ方 式およびディジタル方式のそれぞれで設計・試作した [Matsuzaka12, Matsuzaka 15, Suedomi 15]．このモデ ルは，図 6（a）に示すように，画素に相当するプロセ シングユニット（PU）が隣接同士で接続されており， 各 PU は 2 個の変数 f, θを有しており，それらが相互に 制約として働く評価関数により表現される．これを最急 降下法で解くこととし，その離散時間更新式を結合位相 振動子の状態更新で実現するものである．隣接 PU 間は スパイクパルス spk_f, spk_θで結合され，そのタイミン グに変数情報をもたせている． このモデルのアナログ集積回路実装においては，各 PU内に上記 2 変数を表現する 2 個の振動子を用意し， 図 6（c）に示すように，振動子の 1 周期をキャパシタ への 1 回の充放電で実現し，結合した他の振動子からの スパイクパルスのタイミングで振動子の状態（キャパシ タ端子電圧）をわずかに更新していく構成としている． このために，極低消費電力動作が実現でき，ディジタル 方式で苦手とする非線形演算を含む計算を高効率で実行 することを可能としている [Matsuzaka 15]． 振動子モデルを活用した別の例が，カオスボルツ マンマシン（CBM）のアナログ集積回路実装である [Yamaguchi 16, Yamaguchi 17]．このモデルでは，図7（a）
に示すように，アナログ的に変化する内部状態 xiが上下 限のしきい値に達すると，状態変化方向が反転するとい うビリヤードモデルに基づいている [Suzuki 13]．上下 限に達したときに 2 値出力 Siも反転する．結合してい る他のユニットの出力が変化すると，内部状態の変化速 度が変わる．この速度を記述するダイナミクスの中に指 数関数が含まれており，この非線形性のために，3 ユニッ ト以上のネットワークでカオス動作が観測され，オリジ ナルなボルツマンマシンの確率的動作と同等な機能を実 現できることがシミュレーションで確認されている． CBMのアナログ集積回路実装では，MOS トランジ スタのしきい値以下（subthreshold）の動作領域の指数 関数的特性を利用して，ダイナミクスを実現している [Yamaguchi 16]．図 7（d）に示すように，試作回路で 実際に 3 ユニットのネットワークでカオス的動作が観測 されており，より大規模なネットワークでエネルギー関 数が減少することも確認されている．
5．お わ り に
ディジタル計算機は多くの利点をもった計算機である が，その性能向上は主にスイッチ素子である MOS トラン ジスタの微細化によってなされてきた．しかし，その微 細化の進展が飽和してきており，これ以上の飛躍的性能 向上が期待できなくなっている．電子回路による計算は， 原理的にはキャパシタに電荷を充放電することにより達 成され，ディジタル回路ではそれにより 1 ビットを表現 している．この充放電動作を時間領域でアナログ的に実 行し，非線形な特性で，かつ超並列で実行することによ り，脳型情報処理を超低電力で実現することができる． 図 6 結合 MRF モデルを実行するパルス結合位相振動子ネット ワーク回路と専用集積回路． （a）回路構成，（b）LSI チップ写真，（c）振動子回路ユニット， （d）試作 LSI チップ上で画像領域分割を実行した例 図 7 カオスボルツマンマシンモデルを実行する結合振動子回路 と専用集積回路． （a）ユニット動作，（b）ユニット回路構成，（c）3 ユニッ ト構成の集積回路レイアウト結果，（d）3 ユニット結合ネッ トワークでのカオス動作観測例このアイディアを実用化するには，高抵抗の不揮発性 アナログメモリ素子の開発などが必要であり，開発の難 易度は高いが，それによって得られる果実は大きい．す なわち，現行の最先端のディジタル方式の 1 000 倍の高 効率化も夢ではなく，ディジタル方式が不得意なダイナ ミクスを有するモデルの実行も容易になる． ただし，この実現には，半導体素子レベルから集積回 路，脳型情報処理モデル・アルゴリズムまでの情報処理 集積システム開発の全階層にわたる英知を結集する必要 がある．研究課題としては，超低電力化に向けたアナロ グメモリ素子の開発，所望の非線形性を実現する低消費 電力回路構成法の考案，ハードウェアの特性バラツキに 頑健な脳型処理モデルシステムの開発，スパイク結合・ 同期性・非線形ダイナミクスを利用した大規模脳型モデ ルおよびハードウェア構成法の提案など，挑戦的なもの ばかりである．各分野の研究者の関心の高まりに期待し たい． 謝 辞 本研究は JSPS 科研費 15K12110，15H01706，23650118 および内閣府 / 日本学術振興会・最先端研究開発支援プ ログラム（合原最先端数理モデルプロジェクト）の支援 を受けた．LSI 設計は東京大学大規模集積システム設計 教育研究センターを通し，シノプシス株式会社，日本ケ イデンス株式会社，メンター株式会社の協力で行われた． 本研究の参加メンバおよび研究室メンバに感謝する．
◇ 参 考 文 献 ◇
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