NCP1652、NCP1652A 高率シングル・ステージ

(1)

NCP1652、NCP1652A 高率シングル・ステージ

率補正およびステップダウン・

コントローラ

NCP1652

はシングル・ステージで（

PFC ）および

ステップダウン AC−DC をするコント

ローラで、コストとのがなソリューションを !します。このコントローラはノートブック

PC

アダプタ、バッテリ' (、および

75W

から

150W

までのが)なオフライン・アプリケーションなどにです。シングル・ステージ-は、フライバック・コンバータをベースとしており、/モード（

CCM ）または2/モ

ード（

DCM ）で34するようにされています。

NCP1652

は

2 5の6 スイッチ、 1 5のアクティブ

・クランプ・スイッチ、またはその8!を9:するための"

な#オーバラップ$;を<つ 2 5ドライバを/=する

ことによってシステムの?をめています。また、このコントローラは%&の

Soft−Skip™を@'して、()*+の,-

ノイズをしています。

NCP1652

のそのBの./としては

、 C03D1、 Cフィードフォワード、ブラウンアウト23D1、F4)*タイマ、ラッチ=、および5H I6(などがあります。

特長

•

6 (スイッチ、アクティブ・クランプ・スイッチ、またはその8!を73するための"な#オーバラップ$

;Jきデュアル・コントロールL

• CフィードフォワードがループM8.Nを9O

•

P:ジッタリングが ;QR

(EMI)

シグネチャをU9

• %&の Soft−Skip ™が()*+の,-ノイズを

•

ブラウンアウト23D1

•

F

150ms

フォルト・タイマ

• %<した Latch−Off

=により、4 Cおよび4=による>?

2LD1の@がVA

•

シングル・ステージ

PFC

およびステップダウン・コンバ

•

ータ

または2/モード34

•

WX モード9:（

ACMC ）、YZP:34

• 5HI6(が=ラインの":を

• ^{20 kHz}

から

250 kHz

まで"な34P:

• Bフリー・デバイスです。

表的アプリケーション

•

ノートブック

PC アダプタ

•

[ バッテリ' (

•

\C システムのフロントエンド

•

[ ソリッドステートDEF(

SO−20 WB DW SUFFIX CASE 751D

MARKING DIAGRAMS http://onsemi.com

20

1

NCP1652 AWLYYWWG

A = Assembly Location WL = Wafer Lot

YY = Year

WW = Work Week G = Pb−Free Package SOIC−16

D SUFFIX CASE 751B

NCP1652G AWLYWW

See detailed ordering and shipping information in the package dimensions section on page 32 of this data sheet.

ORDERING INFORMATION NCP1652AG

AWLYWW

(2)

17 18

16 15 14 13 12 4

3

5 6 7 8 9 10 11

19 20 2

CT 1 Ramp Comp AC IN FB V_FF CM NC NC AC COMP Latch−Off

Startup NC NC GND Out B Out A VCC

Ispos

I_avg R_delay

1 2 3 4 5 6 7 8

16

12 11 10 9 (Top View) V_FF

CT Ramp Comp AC IN FB

CM AC COMP Latch−Off

Startup

V_CC I_spos

R_delay Iavg

13 OUT A 15 14

GND OUT B

SO−20 WB SOIC−16

Figure 1. Pin Connections

(3)

AC COMP AC IN

Startup

I_spos Dual HV

start−up current source

V_CC Management

HV current V_CC(off)

V_DD Reset Start VCC OK

Reset

V_DD

GND

V_CC

Latch−Off

S RQ t_Latch(delay)

blanking

Reset

Latch

− +

Vlatch(high)

+−

V_latch(low) V_DD

Vlatch(clamp)

OVP Comparator

OTP Comparator Ilatch(shdn)

OUTB

OUTA

I_avg

R_delay CM

V_FF FB CT

Ramp Comp

Oscillator DC Max Sawtooth

Jitter Adj.

S RQ

Delay Adj.

− + gm Reference

Generator

−

+ V−to−I

+ inverter

− +

21.33kW 21.33kW

t_LEB Blanking

t_LEB Blanking V−to−I

V−to−I

4V

− + +

V_SSKIP

t_SSKIP Start Soft−skip Ramp

Delay

− + +

V_SSKIP(TLD)

Terminate

− + +

VSSKIP(sync)

Ramp Comp

Inst. current B

Inst.

current B Inst. current A

Jitter

Ramp. Comp.

Adj.

Ramp Comp Clock

DC Max

Clock

DC Max

Delay Delay

FB

− + +

V_OVLD

t_OVLD Enable

Overload Timer

RFB V_DD

FB

S

RQ OVLD

x 2 counter Enable Reset

− + +

V_BO V_FF

BO Out

V_CCOK OVLD BO

Latch AC error

Amplifier

Current sense amplifier PWM

comparator PWM Skip Comparator AC In skip

comparator

FB skip Comparator

Transient Load Detect Comparator

FB overload comparator

VFF Brown−Out Comparator

Ilatch(clamp)

Output Driver

gm

+

+ V_FF

(4)

PIN FUNCTION DESCRIPTION Pin

Symbol Description

16 Pin 20 Pin

1 1 C_T An external timing capacitor (C_T) sets the oscillator frequency. A sawtooth between 0.2 V and 4 V sets the oscillator frequency and the gain of the multiplier.

2 2 RAMP COMP A resistor (RRC) between this pin and ground adjust the amount of ramp compensation that is added to the current signal. Ramp compensation is required to prevent subharmonic oscillations. This pin should not be left open.

3 3 AC IN The scaled version of the full wave rectified input ac wave is connected to this pin by means of a resistive voltage divider. The line voltage information is used by the multiplier.

4 4 FB An error signal from an external error amplifier circuit is fed to this pin via an optocoupler or other isolation circuit. The FB voltage is a proportional of the load of the converter. If the voltage on the FB pin drops below V_SSKIP the controller enters Soft−Skip™ to reduce acoustic noise.

5 5 VFF Feedforward input. A scaled version of the filtered rectified line voltage is applied by means of a resistive divider and an averaging capacitor. The information is used by the Reference Generator to regulate the controller.

6 6 CM Multiplier output. A capacitor is connected between this pin and ground to filter the modulated output of the multiplier.

7 NC

8 NC

7 9 AC COMP Sets the pole for the ac reference amplifier. The reference amplifier compares the low frequency component of the input current to the ac reference signal. The response must be slow enough to filter out most of the high frequency content of the current signal that is injected from the current sense amplifier, but fast enough to cause minimal distortion to the line frequency information. The pin should not be left open.

8 10 Latch Latch−Off input. Pulling this pin below 1.0 V (typical) or pulling it above 7.0 V (typical) latches the controller. This input can be used to implement an overvoltage detector, an overtemperature detector or both. Refer to Figure 69 for a typical implementation.

9 11 Rdelay A resistor between this pin and ground sets the non−overlap time delay between OUTA and OUTB. The delay is adjusted to prevent cross conduction between the primary MOSFET and synchronous rectification MOSFET or optimize the resonant transition in an active clamp stage.

10 12 IAVG An external resistor and capacitor connected from this terminal to ground, to set and stabilizes the gain of the current sense amplifier output that drives the ac error amplifier.

11 13 I_Spos Positive current sense input. Connects to the positive side of the current sense resistor.

12 14 V_CC Positive input supply. This pin connects to an external capacitor for energy storage. An internal current source supplies current from the STARTUP pin VCC. Once the voltage on VCC reaches approximately 15.3 V, the current source turns off and the outputs are enabled. The drivers are disabled once V_CC reaches approximately 10.3 V. If V_CC drops below 0.85 V (typical), the startup current is reduced to less than 500 mA.

13 15 OUTA Drive output for the main flyback power MOSFET or IGBT. OUTA has a source resistance of 13 W (typical) and a sink resistance of 8 W (typical).

14 16 OUTB Secondary output of the PWM Controller. It can be used to drive synchronous rectifier, and active clamp switch, or both. OUTB has source and sink resistances of 22 W (typical) and 11 (typical), respectively.

15 17 GND Ground reference for the circuit.

18 NC

19 NC

16 20 HV Connect the rectified input line voltage directly to this pin to enable the internal startup regulator.

A constant current source supplies current from this pin to the capacitor connected to the VCC

pin, eliminating the need for a startup resistor. The charge current is typically 5.5 mA. Maximum input voltage is 500 V.

(5)

MAXIMUM RATINGS (Notes 1 and 2)

Rating Symbol Value Unit

Start_up Input Voltage

Start_up Input Current V_HV

I_HV −0.3 to 500

$100 V

mA Power Supply Input Voltage

Power Supply Input Current VCC

ICC

−0.3 to 20

$100 V

mA Latch Input Voltage

Latch Input Current V_Latch

I_Latch −0.3 to 10

$100 V

mA OUTA Pin Voltage

OUTA Pin Current V_outA

IoutA

−0.3 to 20

$1.0 V

A OUTB Pin Voltage

OUTB Pin Current V_outB

I_outB −0.3 to 20

$600 V

mA All Other Pins Voltage

All Other Pins Current −0.3 to 6.5

$100 V

mA Thermal Resistance, Junction−to−Air

0.1 in” Copper 0.5 in” Copper

qJA

130110

°C/W

Thermal Resistance, Junction−to−Lead R_Θ_JL 50 °C/W

Maximum Power Dissipation @ T_A = 25°C P_MAX 0.77 W

Operating Temperature Range T_J −40 to 125 °C

Storage Temperature Range T_STG −55 to 150 °C

Stresses exceeding Maximum Ratings may damage the device. Maximum Ratings are stress ratings only. Functional operation above the Recommended Operating Conditions is not implied. Extended exposure to stresses above the Recommended Operating Conditions may affect device reliability.

1. This device series contains ESD protection and exceeds the following tests:

16 pin package:

Pin 1−15: Human Body Model 2000 V per JEDEC standard JESD22, Method A114.

Machine Model 200 V per JEDEC standard JESD22, Method A115.

Pin 16 is the high voltage startup of the device and is rated to the maximum rating of the part, 500 V.

20 pin package:

Pin 1−19: Human Body Model 2000 V per JEDEC standard JESD22, Method A114.

Machine Model 200 V per JEDEC standard JESD22, Method A115.

Pin 20 is the high voltage startup of the device and it is rated to the maximum rating of the part, or 500 V.

2. This device contains Latchup protection and exceeds ±100 mA per JEDEC Standard JESD78.

(6)

Figure 3. Typical Application Schematic

CT Ramp Comp AC IN FB VFF CM AC COMP

LATCH

HV GND OUTB OUTA VCC Ispos Iavg

Rdelay NCP1652 EMI Filter

NTC Latch VCC

FB

Latch

VCC 1

10 11

+

_

+ +

(7)

ELECTRICAL CHARACTERISTICS (VCC = 15 V, VAC IN = 3.8 V, VFB = 2.0 V, VFF = 2.4 V, VLatch = open, VISPOS = −100 mV, COUTA = 1 nF, CT = 470 pF, CIAVG = 0.27 nF, CLatch = 0.1 nF, CM = 10 nF, RIAVG = 76.8 kW, Rdelay = 49.9 kW,

COUTB = 330 pF, RRC = 43 kW, For typical Value TJ = 25°C, for min/max values TJ = −40°C to 125°C, unless otherwise noted)

Parameter Test Condition Symbol Min Typ Max Unit

OSCILLATOR

Frequency f_osc 90 100 110 kHz

Frequency Modulation in Percentage of fOSC

– 6.8 – %

Frequency Modulation Period – 6.8 – ms

Ramp Peak Voltage V_CT(peak) – 4.0 – V

Ramp Valley Voltage V_CT(valley) – 0.10 – V

Maximum Duty Ratio R_delay = open D 94 − – %

Ramp Compensation Peak Voltage VRCOMP(peak) – 4 – V

AC ERROR AMPLIFIER

Input Offset Voltage (Note 3) Ramp I_AVG, V_FB = 0 V ACV_IO 40 – mV

Error Amplifier Transconductance g_m – 100 – mS

Source Current V_{AC COMP} = 2.0 V, V_{AC IN} = 2.0 V,

V_FF = 1.0 V I_EA(source) 25 70 – mA

Sink Current VAC COMP = 2.0 V, VA C_IN = 2.0 V,

VFF = 5.0 V IEA(sink) −25 −70 – mA

CURRENT AMPLIFIER

Input Bias Current V_ISPOS = 0 V CAI_bias 40 53 80 mA

Input Offset Voltage V_{AC COMP} = 5.0 V, V_ISpos = 0 V CAV_IO −20 0 20 mV

Current Limit Threshold force OUTA high, V_{AC COMP}= 3.0 V,

ramp V_ISPOS, V_{Ramp_Comp} = open V_ILIM 0.695 0.74 0.77 V

Leading Edge Blanking Duration t_LEB – 200 – ns

Bandwidth – 1.5 – MHz

PWM Output Voltage Gain

PWMk+ 4

(V_ILIM*C_AVIO)

PWMk 4.0 5.3 6.0 V/V

Current Limit Voltage Gain (See

Current Sense Section) ISVK+

V_(AVG) VI_SPOS

ISVk 15.4 18.5 23 V/V

REFERENCE GENERATOR Reference Generator Gain

k+

V_{AC_REF}@V_FF² V_FB@V_{AC_IN}

k – 0.55 – V

Reference Generator output voltage

(low input ac line and full load) V_{AC IN} = 1.2 V, V_FF = 0.765 V,

VFB = 4 V RG_out1 3.61 4.36 4.94 Vpk

(high input ac line and full load) VAC IN = 3.75 V, VFF = 2.39 V,

V_FB = 4.0 V RGout2 1.16 1.35 1.61 Vpk

Reference Generator output Voltage

(low input as line and minimum load) V_{AC IN} = 1.2 V, V_FF = 0.765 V,

V_FB = 2.0 V RG_out3 1.85 2.18 2.58 Vpk

(high input ac line and minimum load) VAC IN = 3.75 V, VFF = 2.39 V,

VFB = 2.0 V RGout4 0.55 0.65 0.78 Vpk

Reference Generator output offset

voltage RG_offset −100 – 100 mV

3. Guaranteed by Design

(8)

ELECTRICAL CHARACTERISTICS (V_CC = 15 V, V_{AC IN} = 3.8 V, V_FB = 2.0 V, V_FF = 2.4 V, V_Latch = open, V_ISPOS = −100 mV, COUTA = 1 nF, CT = 470 pF, CIAVG = 0.27 nF, CLatch = 0.1 nF, CM = 10 nF, RIAVG = 76.8 kW, Rdelay = 49.9 kW,

C_OUTB = 330 pF, R_RC = 43 kW, For typical Value T_J = 25°C, for min/max values TJ = −40°C to 125°C, unless otherwise noted)

AC INPUT

Input Bias Current Into Reference Multiplier & Current Compensation Amplifier

I_{AC IN(IB)} – 0.01 – mA

DRIVE OUTPUTS A and B

Drive Resistance (Thermally Limited) OUTA Sink

OUTA Source OUTB Sink OUTB Source

V_OUTA = 1 V I_OUTA = 100 mA

V_OUTB = 1 V I_OUTB = 100 mA

R_SNK1 R_SRC1 R_SNK2 R_SRC2

––

10.88

1021 1824

2244 W

Rise Time (10% to 90%)

OUTAOUTB t_r1

t_r2 –

– 40

25 –

– ns

Fall Time (90% to 10%) OUTA

OUTB t_f1

tf2

–

– 20

10 –

– ns

DRV Low Voltage

OUTAOUTB I_OUTA = 100 mA

I_OUTB = 100 mA VOUTA(low)

V_OUTB(low) –

– 1.0

1.0 100 100

mV

Non−Overlap Adjustable Delay Range

(Note 3) tdelay(range) 0.08 – 2.8 ms

Non−Overlap Adjustable Delay Leading

Trailing

Measured at 50% of V_OUT, COUTA = COUTB = 100 pF OUTA Rising to OUTB falling

OUTB Rising to OUTA falling tdelay(lead)

tdelay(trail)

250250 450 420 550

550 ns

Non−Overlap Adjustable Delay

Matching OUTA Rising to OUTB Falling or OUTB

Rising to OUTA Falling tdelay(match) – – 55 %

Soft−Skip™

Skip Synchronization to ac Line

Voltage Threshold V_ACIN Increasing, V_FB = 1.5 V VSSKIP(SYNC) 210 267 325 mV Skip Synchronization to ac Line

Voltage Threshold Hysteresis VACIN Decreasing VSSKIP

(SYNCHYS)

– 40 – mV

Skip Ramp Period (Note 3) t_SSKIP − 2.5 – ms

Skip Voltage Threshold NCP1652 NCP1652A

V_SSKIP

1.04 0.36 1.24

0.41 1.56 0.46

V

Skip Voltage Hysteresis V_SSKIP(HYS) 45 90 140 mV

Skip Transient Load Detect Threshold

(Note 3) V_SSKIP(TLD) = V_SSKIP +0.55 V V_SSKIP(TLD) − 1.75 − V

FEEDBACK INPUT

Pull−Up Current Source V_FB= 0.5 V I_FB 600 750 920 mA

Pull−Up Resistor R_FB – 6.7 – kW

Open Circuit Voltage V_FB(open) 5.3 5.7 6.3 V

STARTUP AND SUPPLY CIRCUITS Supply Voltage

Startup Threshold

Minimum Operating Voltage Logic Reset Voltage

V_CC Increasing VCC Decreasing V_CC Decreasing

V_CC(on) VCC(off)

V_CC(reset)

14.3 9.3–

15.4 10.27.0

16.3 11.3–

V

Inhibit Threshold Voltage VHV = 40 V, Iinhibit = 500 mA V_inhibit − 0.83 1.15 V 3. Guaranteed by Design

(9)

ELECTRICAL CHARACTERISTICS (V_CC = 15 V, V_{AC IN} = 3.8 V, V_FB = 2.0 V, V_FF = 2.4 V, V_Latch = open, V_ISPOS = −100 mV, COUTA = 1 nF, CT = 470 pF, CIAVG = 0.27 nF, CLatch = 0.1 nF, CM = 10 nF, RIAVG = 76.8 kW, Rdelay = 49.9 kW,

C_OUTB = 330 pF, R_RC = 43 kW, For typical Value T_J = 25°C, for min/max values TJ = −40°C to 125°C, unless otherwise noted)

STARTUP AND SUPPLY CIRCUITS

Inhibit Bias Current VHV = 40 V, VCC = 0.8 * Vinhibit Iinhibit 40

-

⁵⁰⁰ ^mA

Minimum Startup Voltage I_start = 0.5 mA, V_CC = V_CC(on) –0.5 V V_start(min) – – 40 V

Startup Current VCC = VCC(on) –0.5 V, VFB = Open Istart 3.0 5.62 8.0 mA

Off−State Leakage Current V_HV = 400 V, T_J = 25°C

TJ = −40°C to 125°C I_HV(off)

–– 17

15 40

80 mA

Supply Current

Device Disabled (Overload)

Device Switching V_FB = Open

fOSC [ 100 kHz I_CC1

ICC2

–

– 0.72

6.25 1.2 7.2

mA

FAULT PROTECTION

Overload Timer t_OVLD 120 162 360 ms

Overload Detect Threshold V_OVLD 4.7 4.9 5.2 V

Brown−Out Detect Threshold (entering

fault mode) V_FF Decreasing, V_FB = 2.5 V,

VAC IN = 2.0 V V_BO(low) 0.41 0.45 0.49 V

Brown−Out Exit Threshold (exiting

fault mode) VFF Increasing, VFB = 2.5 V,

V_{AC IN} = 2.0 V VBO(high) 0.57 0.63 0.69 V

Brown−Out Hysteresis V_BO(HYS) − 174 − mV

LATCH INPUT

Pull−Down Latch Voltage Threshold V_Latch Decreasing V_latch(low) 0.9 0.98 1.1 V Pull−Up Latch Voltage Threshold V_Latch Increasing Vlatch(high) 5.6 7.0 8.4 V

Latch Propagation Delay V_Latch = Vlatch(high) tlatch(delay) 30 56 90 ms

Latch Clamp Current (Going Out) V_Latch = 1.5 V Ilatch(clamp) 42 51 58 mA

Latch Clamp Voltage (I_Latch Going In) ILatch = 50 mA Vlatch(clamp) 2.5 3.27 4.5 V Latch−Off Current Shutdown

(Going In) V_Latch Increasing Ilatch(shdn) − 95 − mA

3. Guaranteed by Design

(10)

Figure 4. Oscillator Frequency (f_OSC) vs.

Junction Temperature

6.0 6.5 7.0 7.5 8.0

−50 −25 0 25 50 75 100 125 150 Figure 5. OscillatorFrequency Modulation in Percentage of f_OSC vs. Junction Temperature

TJ, JUNCTION TEMPERATURE (°C)

6.0 6.5 7.0 7.5 8.0

−50 −25 0 25 50 75 100 125 150 T_J, JUNCTION TEMPERATURE (°C)

Figure 6. Oscillator Frequency Modulation Period vs. Junction Temperature

3.8 3.85 3.9 3.95 4.0 4.05 4.1

−50 −25 0 25 50 75 100 125 150 TJ, JUNCTION TEMPERATURE (°C)

Figure 7. Ramp Peak Voltage vs. Junction Temperature

VCT(peak), OSCILLATOR RAMP PEAK VOLTAGE (V)

90 92 94 96 98 100

−50 −25 0 25 50 75 100 125 150

D, MAXIMUM DUTY RATIO (%)

Figure 8. Maximum Duty Ratio vs. Junction Temperature

−50 −25 0 25 50 75 100 125 150 3.8

3.85 3.9 3.95 4.0 4.05 4.1

TJ, JUNCTION TEMPERATURE (°C) VCOMP(peak), RAMP COMP PEAK VOLTAGE (V)

Figure 9. Ramp Compensation Peak Voltage vs. Junction Temperature

90 95 100 105 110

fOSC, OSCILLATOR FREQUENCY (kHz)OSCILLATOR FREQUENCY MODULATION PERIOD (ms) OSCILLATOR FREQUENCY MODULATION (%)

(11)

50 55 60 65 70 75 80 85 90

IEA(SOURCE), ERROR AMPLIFIER SOURCE CURRENT (mA)

Figure 10. Error Amplifier Source Current vs.

50 55 60 65 70 75 80 85 90

−50 −25 0 25 50 75 100 125 150

Figure 11. Error Amplifier Sink Current vs.

Junction Temperature T_J, JUNCTION TEMPERATURE (°C) IEA(SINK), ERROR AMPLIFIER SINK CURRENT (mA)

40.0 42.5 45.0 47.5 50.0 52.5 55.0 57.5 60.0

−50 −25 0 25 50 75 100 125 150

Figure 12. Current Amplifier Input Bias Current vs. Junction Temperature

T_J, JUNCTION TEMPERATURE (°C) CAVBIAS, CURRENT AMPLIFIER INPUT BIAS CURRENT (mA)

700 710 720 730 740 750 760 770

Figure 13. Current Limit Threshold vs.

Junction Temperature VILIM, CURRENT LIMIT THRESHOLD (mV)

5.0 5.2 5.4 5.6 5.8 6.0

PWMk, PWM VOLTAGE GAIN (V/V)

Figure 14. PWM Output Voltage Gain vs.

(12)

Figure 15. Oscillator CS Limit Voltage Gain vs.

Junction Temperature 16

17 18 19 20 21 22

ISVk, CURRENT LIMIT VOLTAGE GAIN (V/V)

0.25 0.75 1.25 1.75 2.25 2.75 3.25 3.75 4.25 4.75 5.25

Figure 16. Oscillator Reference Generator Output Voltage vs. Junction Temperature RGout, REFERENCE GENERATOR OUTPUT VOLTAGE (V)

RGout1

R_Gout3 RGout2

R_Gout4

4.0 6.0 8.0 10 12 14

RSNK1, OUTA SINK DRIVE RESISTANCE (W)

Figure 17. OUTA Sink Resistance vs. Junction Temperature

6.0 8.0 10 12 14 16

−50 −25 0 25 50 75 100 125 150

Figure 18. OUTA Source Drive Resistance vs.

Junction Temperature T_J, JUNCTION TEMPERATURE (°C) RSRC1, OUTA SOURCE RESISTANCE (W)

6.0 8.0 10 12 14 16

−50 −25 0 25 50 75 100 125 150 Figure 19. OUTB Sink Resistance vs.

Junction Temperature TJ, JUNCTION TEMPERATURE (°C) RSNK2, OUTB SINK DRIVE RESISTANCE (W)

V_CC = 15 V

14 16 18 20 22 24 26 28 30 32

RSRC2, OUTB SOURCE RESISTANCE (W)

V_CC = 15 V CI = 100 pF

Figure 20. OUTB Source Drive Resistance vs.

(13)

T_J, JUNCTION TEMPERATURE (°C) VOUTA(low), OUTA LOW VOLTAGE (mV)

Figure 21. OUTA Low Voltage vs. Junction Temperature

60 80 100 120 140 160

Figure 22. OUTB Low Voltage vs. Junction Temperature

VOUTB(LOW), OUTB LOW VOLTAGE (mV)

300 350 400 450 500 550 600

−50 −25 0 25 50 75 100 125 150

Figure 23. Non−Overlap Adjustable Delay vs.

Junction Temperature TJ, JUNCTION TEMPERATURE (°C) tdelay, NON−OVERLAP ADJUSTABLE DELAY (ns)

OUTB Rising to OUTA Falling OUTA Rising to OUTB Falling

1 3 5 7 9

−50 −25 0 25 50 75 100 125 150

Figure 24. Non−Overlap Adjustable Delay Matching vs. Junction Temperature

TJ, JUNCTION TEMPERATURE (°C) tdelay, NON−OVERLAP ADJUSTABLE DELAY MATCHING (%)

200 220 240 260 280 300

−50 −25 0 25 50 75 100 125 150

Figure 25. Skip Synchronization to ac Line Voltage Threshold vs. Junction Temperature

T_J, JUNCTION TEMPERATURE (°C) VSSKIP(SYNC), SKIP SYNC TO AC LINE VOLTAGE THRESHOLD (mV)

1.20 1.21 1.22 1.23 1.24 1.25

VSSKIP, SKIP VOLTAGE THRESHOLD (V)

Figure 26. Skip Voltage Threshold vs. Junction Temperature

30 50 70 90 110 130

−50 −25 0 25 50 75 100 125 150

(14)

80 85 90 95 100

−50 −25 0 25 50 75 100 125 150 Figure 27. Skip Voltage Hysteresis vs.

Junction Temperature TJ, JUNCTION TEMPERATURE (°C) VSSKIP, SKIP VOLTAGE HYSTERESIS (mV)

680 705 730 755 780

IFB, FEEDBACK PULL−UP CURRENT SOURCE (mA)

Figure 28. Feedback Pull−Up Current Source vs. Junction Temperature

5.2 5.4 5.6 5.8 6.0 6.2

−50 −25 0 25 50 75 100 125 150 VFB(open), FEEDBACK OPEN CIRCUIT VOLTAGE (V)

T_J, JUNCTION TEMPERATURE (°C) Figure 29. Feedback Open Circuit Voltage vs.

14.75 14.95 15.15 15.35 15.55 15.75

VCC(on), STARTUP THRESHOLD (V)

Figure 30. Startup Threshold vs. Junction Temperature

9.5 9.7 9.9 10.1 10.3 10.5

−50 −25 0 25 50 75 100 125 150 Figure 31. Minimum Operating Voltage vs.

Junction Temperature VCC(off), MINIMUM OPERATING VOLTAGE (V)

(15)

Figure 32. Inhibit Threshold Voltage vs.

Junction Temperature 650

700 750 800 850 900 950 1000

Vinhibit, INHIBIT THRESHOLD VOLTAGE (V)

250 270 290 310 330 350

−50 −25 0 25 50 75 100 125 150 Iinhibit, INHIBIT BIAS CURRENT (mA)

T_J, JUNCTION TEMPERATURE (°C) Figure 33. Inhibit Bias Current vs. Junction

Temperature

22.0 22.5 23.0 23.5 24.0 24.5 25.0

−50 −25 0 25 50 75 100 125 150 Vstartup(min), MINIMUM STARTUP VOLTAGE (V)

TJ, JUNCTION TEMPERATURE (°C) Figure 34. Minimum Startup Voltage vs.

Junction Temperature VCC = VCC − 0.5 V

Istart = 0.5 mA

5.0 5.2 5.4 5.6 5.8 6.0

Istart, STARTUP CURRENT (mA)

Figure 35. Startup Current vs. Junction Temperature

10 15 20 25 30

−50 −25 0 25 50 75 100 125 150

Figure 36. Off−State Leakage Current vs.

Junction Temperature T_J, JUNCTION TEMPERATURE (°C) IHV(off), OFF−STATE LEAKAGE CURRENT (mA)

650 675 700 725 750 775 800 825 850

Figure 37. Supply Current Device Disabled (Overload) vs. Junction Temperature ICC1, SUPPLY CURRENT DEVICE DISABLED (mA)

(16)

5.75 5.95 6.15 6.35 6.55 6.75

ICC2, SUPPLY CURRENT DEVICE SWITCHING (mA)

Figure 38. Supply Current Device Switching vs. Junction Temperature

100 120 140 160 180 200

−50 −25 0 25 50 75 100 125 150 Figure 39. Overload Timer vs. Junction

Temperature

TJ, JUNCTION TEMPERATURE (°C) tOVLD, OVERLOAD TIMER (ms)

4.5 4.7 4.9 5.1 5.3 5.5

−50 −25 0 25 50 75 100 125 150

TJ, JUNCTION TEMPERATURE (°C) VOVLD, OVERLOAD DETECT THRESHOLD (V)

Figure 40. Overload Detect Threshold vs.

400 420 440 460 480 500

−50 −25 0 25 50 75 100 125 150 Figure 41. Brown−Out Detect Threshold vs.

Junction Temperature TJ, JUNCTION TEMPERATURE (°C) VBO(low), BROWN−OUT DETECT THRESHOLD (mV)

600 610 620 630 640 650

−50 −25 0 25 50 75 100 125 150 VBO(high), BROWN−OUT EXIT THRESHOLD (mV)

Figure 42. Brown−Out Exit Threshold vs.

Junction Temperature T_J, JUNCTION TEMPERATURE (°C)

160 165 170 175 180

VBO(HYS), BROWN−OUT HYSTERESIS (mV)

Figure 43. Brown−Out Hysteresis vs. Junction Temperature

(17)

900 920 940 960 980 1000

−50 −25 0 25 50 75 100 125 150 VLATCH(low), LATCH PULL−DOWN VOLTAGE THRESHOLD (mV)

Figure 44. Latch Pull−Down Voltage Threshold vs. Junction Temperature

TJ, JUNCTION TEMPERATURE (°C) V_CC

−50 −25 0 25 50 75 100 125 150 6.5

6.7 6.9 7.1 7.3 7.5

TJ, JUNCTION TEMPERATURE (°C) VLATCH(low_HYS), LATCH PULL−UP THRESHOLD (V)

Figure 45. Latch Pull−Up Threshold vs.

6.5 6.7 6.9 7.1 7.3 7.5

−50 −25 0 25 50 75 100 125 150

Figure 46. Latch Pull−Up Voltage Threshold vs. Junction Temperature

TJ, JUNCTION TEMPERATURE (°C) VLATCH(lhigh), LATCH PULL−UP VOLTAGE THRESHOLD (V)

50 52 54 56 58 60

VLATCH(delay), LATCH PROPAGATION DELAY (ms)

Figure 47. Latch Propagation Delay vs.

50 51 52 53 54 55

−50 −25 0 25 50 75 100 125 150

Figure 48. Latch Clamp Current vs. Junction Temperature

T_J, JUNCTION TEMPERATURE (°C) ILATCH(clamp), LATCH CLAMP CURRENT (mA)

(18)

3.0 3.1 3.2 3.3 3.4 3.5

VLATCH(clamp), LATCH CLAMP VOLTAGE (V)

Figure 49. Latch Clamp Voltage vs. Junction Temperature

90 92 94 96 98 100

VLATCH(shdn), LATCH−OFF CURRENT SHUTDOWN (mA)

Figure 50. Latch−Off Current Shutdown vs.

(19)

詳細なデバイス説明はじめに

NCP1652

はシングル・ステージで

(PFC)

お

よびステップダウン

AC−DC をす

るコントローラで、コストとのがなソリューションを !します。このコントローラはノートブック

PC アダプタ、バッテ

リ' (、およびL Cが

12V

]^でVGが

75W

から

150W

までのを)とするオフライン・アプリケーションなどにです。シングル・ステージ

-は、フライバック・コンバータをベースとして

おり、/モード

(CCM)

または2/モー

ド

(DCM)

で34するようにされています。

率補正(PFC)の概要

はオフラインの= を_して

` から!Hされるを[します。Ia

Jには、 KF(はLbcをエミュレートする)*

をfえるべきで、そのghは@MによってiきLされるリアクティブはゼロになります。このシナリオのNOは、= に":がlまれないことにあります。は= C（mはn:）のo pなレプリカであり、 Cとまったく6rPになります。 Cとが6rPのgh、` からiき Lされるは)な4Qをするのに)な

にsしてtとなり、の\Rだけでなく

のSTやuIにUするVNvにUわるWwとコストもtされます。":がxyしないということは、6じからが!HされるBの@M とのzXもtYになることを{|します。

}Zのの~くで

PFC

が'されるもう

1

つのI

[は、\J]9への^です。_y、ヨーロッパで

@

'される KF(

は

European Norm

EN61000−3−2

にhしなければなりません。この

`aは 75W

]^の= で34する[\の

KF(に'され、[ 39 までのラインP:

":の[を]Zしています。この`aは bではまだ'されていませんが、cにd

をeしようとしているメーカはこの]9に^

するようにdをしています。

PFC'きの表的電源

fJなは、gのX

400 V

バスをT-するブースト

PFC

プリレギュレータと、

Figure 51

にhすような、iJのL CをT-する

DC−DC

コンバータで-されています。このアーキテクチャには、

2

つのパワー・ステージがあります。

Figure 51. Typical Two Stage Power Converter Rectifier

&

Filter

PFC Preregulator

DC−DC Converter with isolator AC

Input Vout

トのlがいことからmJに@'されています

。しかし、この-ではを

2

DuIするため?

がく、よりコンパクトで ?にれたソリ

ューションがmに`められています。

NCP1652

コントローラは、フロントエンド・コンバータ（

PFC

プリレギュレータ）と

DC−DC

コンバータを、

Figure 52

にhすようなの uIステージにntするNを !します。

Figure 52. Single Stage Power Converter Rectifier

&

Filter

NCP1652 Based Single−Stage Flyback Converter AC

Input V_out

この!\により@'コンポーネントを[にらすことができます。

NCP1652

ベースのソリューシ

ョンは、

MOSFET

、;No、L D1（

C）、およびLコンデンサ（ C）をそれぞれ

1

しか)としません。sDJに、

2

ステージ・ソリューションではこれらのコンポーネントが

2

]

^)です。 Cコンポーネント（たとえば、

Cコンデンサや C PFC

ダイオード）をpqできることは、システム・デザインに[きなインパクトをfえます。そのrsられるコストとt N ^は、uしいコンバータをするための¡

に¢vするghも£なくありません。

シングルPFCステージ

シングル・ステージでもZのメリットはられますが、これがすべての`aにsする¤¥ソリューションではないことをwxすることが[¦です

。シングル・ステージのアプローチには、の

3

つの9yがあります。

•

L Cリップルは、ラインP:の

2

§のP:

-\（¨bアプリケーションのghは 120Hz ）

を<っており、zには{©できません。このリップルのª«は、

2

ステージ・ソリューションではm、ブーストLコンデンサであるエネルギー¬xoをなくしたことにあります。リップルをするの!\は、LフィルタのVGを [きくすることです。VGに`される®はL

Cに¯|°します。そのためにこの!\は、 3.3 V

や

5V

といったい CLのghには¤¥されません。しかし、シングル・ステージ・コンバータの±に}²の

DC−DC

コンバータ・ステージまたはバッテリがxyするgh、P:リップルは³ の´~もTじません。

•

ホールドアップ+gは、gエネルギー¬xo

がないため、

2

ステージ・アプローチほどくありません。

•

(20)

につながります。6に、;N（フライバック・トランス

/

インダクタ）は、

2

ステージ・ソリューションのghと6じく、することはできません。rsとして、リーク・インダクタンスが[きくなるほど、

MOSFET

のドレインに²えられる Cスパイクが[きくなります（

Figure 53

·

D）。そのため、6の DC

=フライバック・アプリケーションに|べて、よりいZ Cの

M

OSFET

が)なることがあります。

Figure 53. Typical Drain Voltage Waveform of a Flyback Main Switch

メイン・スイッチにかかる Cスパイクをクランプする!\がいくつかあります。

Figure 54

から

Figure 56

にhすように、bc

−

VG

−

ダイオード

(RCD)

クランプ\、4 Cサプレッサ

(TVS) \、または MOSF ET

とコンデンサを@'したアクティブ・クランプ\

を@'できます。

R

RCD Clamp

V_out

Figure 54. RCD Clamp V_in

C D

TVS

TVS Clamp

Vout

Figure 55. TVS Clamp Vin

Active Clamp

V_out

Figure 56. Active Clamp Vin

¸の 2

つの!\は、クランプD1でリーク・エネルギーをCしますが、このは

LI

²に|°します。ここで、

L

はトランスのリーク・インダクタンス、

I

はオフ+のスイッチのピーク®です。

R DC

スナバD1はシンプルでコストがtとなりますが、えずをします。

TVS \はzコストになりますが、ºな CクランプNをし、

ドレイン Cが

TVS

の CZをえたときにのみ

をします。

アクティブ・クランプD1は、Bの!\にsする

|いソリューションを !します。アクテ

ィブ・クランプD1のに

MOSFET

と Cコンデンサを}²する)があるため、になりますが、リーク・インダクタンス・エネルギーをopに

»'できます。rsとして、トランスのはそれほど¼½なものではなくなり、¾¿なソリューションを@'することができます。また、アクティブ

・クランプD1は

1 5スイッチにかかる Cスト

レスもUえるため、よりコストすなわちよりいオンbc（

R

_DS(on)

）を<つ MOSFET

の@'がになります。±に、アクティブ・クランプD1では

MOSFET

がターンオンするÀに、

MOSFET

の

C

_OSSV

Gがされるため、ターンオン・スイッチング+

のWwがなくなります。このÁのために、リーク・インダクタンスにえられたエネルギーが

'されます。

~くのアプリケーションでは、アクティブ・クランプD1がになることはÂされないN があります。しかし、

NCP1652

の

OUTB

はのiJ、

すなわち6 9:にも@'できます。フライバック・コンバータ'の6 は、フライバック・

コンバータにsしてuたにSTした`aの

1

つで

(21)

す。

NCP1652

からの

OUTB

Ãは、

Figure 57

にhすように、

NCP4303

のような

2 56 (コントロー

ラとのインタフェースにIaJです。

Figure 57

にh すように、

OUTB （パルス・トランスまたは Y−

キャパシタをしてrhされる）を

NCP4303

のトリガとして@'することにより、

1 5スイッチのターンオ

ンÀに

2 5の6 MOSFET

がターンオフすることを

¬できます。どの

CCM

フライバック・コンバータでも、これはÅÆ/をするためのな

であり、

NCP1652

と

NCP4303

のみhわせは、ÅÆ /のない34を¬する¸めてのチップセットとなっています。

NCP4303 TRIG

NCP1652 OUTB

OUTA

DRV

Figure 57. NCP1652 and NCP4302 based single stage PFC with synchronous rectification.

VIN VOUT

NCP1652

は、

2 ドライバ、 2 5の6 スイ

ッチを9:するための"な#オーバラップ$

;Jき

OUTB

、

1 5または85にアクティブ・クラ

ンプ・スイッチをFしています。さらに、このコントローラは%&の

Soft−Skip™を@'して、()*

+の,-ノイズをします。 NCP1652

のそのBの

./としては、 C03D1、 Cフィードフォ

ワード、ブラウンアウト23D1、F4)*タイマ、ラッチ=、および5HI6(などがあります。

NCP1652 PFCループ

NCP1652

は

1

を-するために@'されるWX

モード・コントロールのÈをFしていま

す。

PFC

セクションには、É^ CST(、

P: Cレギュレーション・エラー・アンプ

(AC

error AMP)

、ランプÊ

(Ramp

Comp)

、および _ネットワークがlまれてい

ます。これらのブロックは、ブロックË（

Figure 51

）のÌにhしてあります。

É^ CST(の=としては、フィードバック

Ã（

FB ）、ntされた AC

=Ã（

AC_IN ）、

およびフィードフォワード=（

V

_FF

）があります

。É^ CST(のLは、

FB

および

V

_FFの®によってntされた=n:の :です。リファレンスのは

FB

®に|°し、

V

_FF®の

2

Iに¯|°します。これは)*レベルがくなるか= Cが

AC

エラー・アンプのFは、センス・アンプのWX LをÉ^ CST(LにÍ9Jに

させることです。 AC

エラー・アンプのLは

イベントへのM8をQげるようにされます。こ

のL（

V

_error

）は、リファレンス・バッファをし

て

PWM

コンパレータにられます。

PWM

コンパレ

ータは、

V

_errorと+ をhし、それを

4.0V

のス

レッショルドと|して、iJのデューティ・サイクル9:を !します。また、デューティ・サイクル

50%

]^で

CCM

34をにするために、=

Ãに

CCM

ランプÊも}²されています。

高電)起*+路

NCP1652

のF C03D1は、Îの03'

コンポーネントが2で、ÎJけ03bcと|べて

03+gがくなります。03D1は、 HV

ピンから

V

_CCピン（

C

_CC

）^のコンデンサにを!H

するZ で-されています。03 （

I

_start

）は¡^ 5.5mA

です。

V

_CC

Cが V

_CC(on)

（m 15.3V ）にすると、 OUT A

および

OUTB

ドライバがイネーブルされ、03

はディセーブルされます。これにより、コントロ

ーラは

V

_CCコンデンサでバイアスされます。

V

_CCが t34スレッショルド（

V

_CC(off)

）、¡^ 10.3V ）まで

Ìしたgh、ドライバはディセーブルされます。

V

_CC(off)にすると、ゲート・ドライバはディセーブ

ルされます。

V

_CCのコンデンサは、Ð Cが<ち

(22)

]^に¢<されるVGにする)があります。そうしないと、システムは03しません。

コントローラは、4)*Áまたは

V

_CC(off)のgダブル・ヒカップ・モードで34します。ダブル・ヒカップ?Rでドライバがディセーブルされ、コントローラをモードにZし、

V

_CCを

V

_CC(off)まで

させます。?RイベントにÎコンポーネン

トでのをUえるために、このサイクルが

2

D£り¤されます。

Figure 58

にダブル・ヒカップ・

モード34をhします。ソフトスタート・シーケン

スは

V

_CCが

2

Diに

V

_CC(on)にすると¥Òされます。

V

_CC(on)にすると6+にコントローラがラッチされ

たgh、コントローラはヒカップ・モードを¢<します。ヒカップ・モードには、

V

_CCはコントローラのロジック・リセット・レベル

V

_CC(reset)]Ìにはなりません。これにより、コントローラへのを opにÓり{かないYり（つまり、

AC

ラインから

プラグをiきÔかないYり）、ラッチされた?R

がクリアされないようにすることができます。

Figure 58. V_CC Double Hiccup Operation with a Fault Occurring while the Startup Circuit is Disabled

Fault Timer (internal) OUTA

Overload applied

t

t t_OVLD

V_CC(off) V_CC(on) V_CC

F¦§D1は、

V

_CCピンがÕSJにÖ×された ghでも、コントローラが4Øなをしないように

V

_CC

Cをモニタします。レベル（ I

_i

nhibit

）は、 C

_CCを

0V

から

V

_inhibit、

0.85V （ Typ ）まで' します。 V

_CCが

V

_inhibitをえると、03 がイ

ネーブルされます。このÚ3を

Figure 59

にhします

。これにより

V

_CCを' するまでのトータル+gが

zÛ²しますが、mはi<つほどではありませ

ん。

Figure 59. Startup Current at Various V_CC Levels

¨な PFC

を-するために、パワー・ステージにはされた

AC

ライン Cが!Hされます。

された

AC

ライン Cをフィルタリングすると、シングル・ステージ

PFC

コンバータFの

PFC

に©みがTじます。

Figure 60

にhすように

HV

ピンをバイアスする

ために、ピーク・チャージャが)です。ピーク・

チャージャがないgh、

HV

ピンは

AC

ライン Cに

}ªし、 AC

ライン Cが

0V

に«づくたびに03D

1がディセーブルされます。 V

_CCのコンデンサは、

(23)

パワーアップにコントローラをバイアスするだけのサイズが)です。

NCP1652 HV OUTA Peak Charger

Figure 60. Peak charger

V_IN V_OUT

この03D1の[Z Cは

500V

です。コントローラが[ をえないようにを

"する)があります。コントローラの

が4Øなghは、

HV

ピンに¬ÜにbcをÝ=することができます。これによりコントローラのをし、のを¬Übcにすることができます。

ドライブ.

NCP1652

は"な#オーバラップ$;

(t

_D

)

を<

つアウト・オフ・フェーズLドライバをvえています。メインL

OUTA

は

1 MOSFET

を73します

。

2 L OUTB

は

2 5の6 スイッチ、 1 5

のアクティブ・クランプ・スイッチ、またはその8

!をコントロールするために@'される®IÃを

!Hするようにされています。Lは

V

_CCから

¬Öバイアスされ、“ H

” Cはほぼ

V

_CCとなります

。

OUTA

は

13 W（ Typ ）のソースbcと 8.0 W（ Type ）

のシンクbcを<っています。

OUTB

は

22 W（ Typ ）

のソースbcと

10 W（ Typ ）のシンクbcを<って

います。6 D1で'いられるアクティブ・スイッチやロジックのゲート *は、mに

1 MOSF ET

よりも£ないため、

OUTB

ドライバのサイズは{

ËJに

OUTA

ドライバよりもtさくされています。より[きなドライブが)なghは、ÎJ けのディスクリート・ドライバを@'できます。

これらのドライバは、

V

_CCが

V

_CC(on)にし、?R がなければイネーブルされます。ドライバは、

V

_CC

が（

V

_CC(off)

）までされるとディセーブルされま

す。

OUTB

はmに、Lが?R（ラッチオフ、

V

_CC(of

f)、4)*、またはブラウンアウト）のためにディセーブルされる¯にT-された±のパルスになります。±のパルスはÂ°クロック・サイクルの±

OUTA

と

OUTB

のい 73により、ボードのàTインダクタンスのためにスイッチに CスパイクをSTすることがあります。ドライバと

)*のR²/をく、いÖを@'することに

より、インダクタンスによって³0される Cスパイクをできます。

調/0能なデッドタイム

OUTA

と

OUTB

には、メイン (と6 (またはアクティブ・クランプ

MOSFET

の6+/を

するために、gに"なデッドタイムがけてあります。この$;はアクティブ・クランプ

・スイッチのターンオフをして、アクティブ・クランプ・トポロジにおけるメイン・スイッチのゼロ・ボルト・スイッチングを-するためにも@'されます。

Figure 61

に

OUTA

と

OUTB gのタイ

ミングUáをhします。

Figure 61. Timing relationship between OUTA and OUTB.

t_delay(lead) OUTA

OUTB

t_delay(trail)

OUTA

と

OUTB gのデッドタイムは、 R

_Dピンとグランドgにbc

R

_DをÖして"されます。オーバラップ$;は

R

_Dに|°します。$;+gはのâã を@'して、

80ns

から

1.8 m s

のgにZできます。

(24)

t_delay(in ns)+8.0 R_delay(in kW) with

R_delayvarying between 10 kWand 230 kW ACエラー・アンプとバッファ

AC

エラー・アンプ

(EA)

は、フィルタされた=

をÉ^ CST(のLにÍ9Jに}ªさせるこ

とによって、= をOなn:に_します。É^ CST(のLは、p: された

AC

Ãで、

EA

の#¯=にä²されます。フィルタされた=

I

_inは、

ISpos

ピンのセンスÃに

センス・アンプのゲインをI6したものです。 AC EA

の¯=にä²されます。

A C

EA

はトランスコンダクタンス・アンプです。トランスコンダクタンス・アンプは、Æ3= Cに|°

したL をT-します。このアンプのâ´ゲインは

1 0 0 m S （

つまり、

0 . 0 0 0 1 A/V ）です。すなわち、= CÆが 10mV

あると、

L

は

1 . 0 m A

します。この

A C EA

の¡^ソースおよびシンクは、

70 m A

です。フィルタされた= はP:Ãです。P

:のポールは、WX= をÍ9JにÉ^ CS T

( L に

} ª

させます。

A C EA

のLにbc（

R

_COMP

）とコンデンサ（ C

_COMP

）

の¬ÜÖをÝ=することによって、µ

- ¶ペア (Pole

−zero pair)

が4-されます。

AC COMP

ピンで

AC EA

Lへアクセスできます。

A C

EA

のLは、·

2

トランスコンダクタンス・アンプを'いて¯され、にされます。¯トランスコンダクタンス・アンプのLは

V

ACEA(buffer)です。

F i g u r e 62

は、

A C E A

バッファのD

1

-を

h

します。

A C EA

バッファのL

I

_ACEA(out)は、

Equation 1

でf えられます。

AC COMP AC error amplifier gm

− +

37.33kW

− +

VDD

21.33kW x 4

2.8V

+ To PWM

comparator

g_m = 100mS

Figure 62. AC EA Buffer Amplifier

V_{AC_REF}

R_IAVG

I_AVG

R_{AC_COMP}

I_ACEA(out)

I_ACEA(out)+

ǒ

^2.8_37.33k^*^V^ACEA

Ǔ

^@⁴ ^{(eq. 1)}

PWN #¯=の Cは、 I

_ACEA(out)、+スイッチ、およびランプÊ で¸まります。

OUT A

は

PWM #¯=の Cが 4V

にすると±Þします。

電流センス・アンプ

センスの= IS

_POSには、メイン・スイッチ

に|°する Cがä²されます。センス・ア

ンプはÆ3=をvえたæçアンプです。センス・アンプには

PWM

Lと

I

_AVGLの

2

つのL があります。

PWM

Lは、

PWM

コンパレータの#

(25)

¯=にä²されるÀに、Fリーディング・エッジ・ブランキング

(LEB)

D1によってフィルタされる+スイッチです。·

2

のLは、=

のWX®に¹èするフィルタされた Ãです

。

Figure 63

はセンス・アンプのFアーキテクチャをhします。

− +

t_LEB blanking

t_LEB

blanking Inst. current B Inst. current A

Current sense amplifier

g_m= 250mS

To PWM comparator

To PWM skip comparator

To AC error amplifier

Figure 63. Current Sense Amplifier

V_IAVG

R_IAVG R_CS

g_m

I_AVG I_spos I_p

センスbcと IS

_POS=gのフィルタをするときには、このアンプのインピーダンスNにs するº{が)です。フィルタのために、どの¬Ü bcも、=バイアス

CA

_Ibiasに0«する Cオフセット（

V

_OS

）がSTします。=バイアス

は¡^

60 m A

です。 Cオフセットは

Equation 2

V_OS+CA_Ibias@R_external (eq. 2)

このオフセットは、センスÃにのオフセットを}²します。そのため、

AC

IS

_POSピンには、メイン・スイッチに|°する

Cがä²されます。 IS

_POSピンの Cは

i

₁にされ、Fでミラーされます。

I

_CSと

I

_AVGの

2

つの F がT-されます。

I

_CSは+スイッチのレプリカであるP:Ãです。

I

_AVGはP:Ã です。

V

_ISPOSと

I

_CSおよび

I

_AVGのUáは、

Equation 3

でfえられます。

I_CS+I_IN+V_ISPOS

4k ^{(eq. 3)}

PWM

Lは

PWM

=の=にを!Hしま

す。このは

A C

EA

およびランプÃに}²されます。

I

_AVGLはバッファ・アンプへの CÃをT- します。この CÃは、

I

_AVGとÎ

R

_IAVGbcによってT-され、

I

_AVGピンのコンデンサ

C

_IAVGによってフィルタされます。

C

_IAVGでZされるµP:

f

Tじないように、é\くする)があります。

¦にフィルタされたWX Ãは、ラインP:

の

2

§のP:を<ちます。

Equation 4

は、

C

_IAVG

(nF)

と

f

_P

(kHz)

とのUáをhします。

C_IAVG+ 1

2@p@R_IAVG@f_P ^{(eq. 4)}

(26)

P: バッファのゲインは、

I

_AVGピンのbc

R

_IAVGでZされます。

R

_IAVGは、

1 ピークと 1 W

X gのスケーリング・ファクタをZします。

センス・アンプ A

_CAのゲインは、

Equation 5

A_CA+RI_AVG

4k ^{(eq. 5)}

センスÃは、àTVGとàTインダクタン

スによってメイン・スイッチがターンオンする¯に

、リーディング・エッジ・スパイクをSTするê があります。このスパイクは

PWM

コンパレータの½ 34をiき0こすNがあります。センス

Ãをフィルタリングすると、)¾Jにパルスの _がします。

NCP1652

はパルスのë¿

2 00ns(Typ)

をブロックするための

LEB

D1をFしています。これにより Ã:_をえることなく

発89

S(はスイッチングP: f

、ジッタP:、およびI6(のゲインを9:します。S(ランプは

、

CT

ピンのタイミング・コンデンサ

C

_Tを、

200 m A

の

で' するとT-されます。このは、

9:された»_なSP:をるために、¼

½なプロセスÀIのÌでdされます。は、

S(ランプがピーク C V

_CT(peak)

( ¡^ 4.0V)

にするとターンオフし、プルダウン・トランジスタによって

C

_Tが¬ちにされます。S(ランプがÁ

C

V

_CT(valley)にすると、プルダウン・トランジスタ

がターンオフし、' がターンオンします。

Figure 64

は、STする

S(ランプ:_と9:D1

をhします。

− +

To PWM comparator

To PWM skip comparator

VDD

x 1.2

4.0 V / 0.1 V +

− +

Oscillator

Figure 64. Oscillator Ramp and Control Circuitry

I_AVG

R_IAVG

C_T

S(P: (kHz)

とタイミング・コンデンサ

(pF)

のUáは、

Equation 6

によってfえられます。

C_T+47000

f ^{(eq. 6)}

P:S(はスイッチングP:を"して、

コントローラの

EMI

シグネチャをさせ、よりt さな

EMI

フィルタの@'をにします。P:

"、すなわちジッタはmにS(P:の± 5%

です。

NCP1652、NCP1652A 高率シングル・ステージ