山下・大畠研究室チップギャラリー

(1)

山下・大畠研究室

チップギャラリー

(2)

6-bit Flash ADC Phase I

2.1 mm

0.87 mm

試作年度 2004 設計期間３ヶ月製造プロセス 0.18 mm CMOS 設計者上村勇仁(B4)、永吉芳行(B4)、大畠賢一、山下喜市コメント研究室初のADC LSI。ENOB=4.5 bit@1 GS/s、

2.8 bit@2 GS/s。動いているだけで感激した。 -0.8 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 0.8 0 5 10 15 20 25 30 35 time (sample) di ffe renti al v ol tage (V) fs=1 GHz, fin=40 MHz

Input analog signal ADC output

(3)

10-Gb/s, 1:4 DEMUX Phase I

2.0 mm

1.4 mm

試作年度 2004 設計期間３ヶ月製造プロセス 0.18 mm CMOS 設計者小野宏一(B4)、大畠賢一、山下喜市コメント 1:4 DEMUX LSI。四角く見えているのはスパイラルインダクタ。動作せず。

(4)

10-Gb/s, 1:4 DEMUX Phase II

1.1 4 mm

1.32 mm

試作年度 2004 設計期間４ヶ月製造プロセス 0.18 mm CMOS 設計者小野宏一(B4)、上村勇仁(B4)、大畠賢一、山下喜市コメント研究室初の10 Gb/s動作 LSI。10 Gb/sでの分離動作確認。

1 0 1 0 1 1 0 0

1 0 1 0

1 1 0 0

Din

Dout

0 Din

@10 Gb/s

(5)

10-Gb/s, 4:1 MUX Phase I

1.1 4 mm

1.32 mm

試作年度 2004 設計期間４ヶ月製造プロセス 0.18 mm CMOS 設計者田口量寛(B4)、犬塚正道(B4)、上村勇仁(B4)、大畠賢一、山下喜市コメント研究室初の10 Gb/s動作 LSI。10 Gb/sでの多重_{動作確認。}

100ps

@10 Gb/s

(6)

10-GHz VCO

0.6 8 mm

0.68 mm

試作年度 2004 設計期間０.５ヶ月製造プロセス 0.18 mm CMOS 設計者大畠賢一、山下喜市コメント研究室初の10 GHz VCO。ほぼ設計どおりの性能を確認。 -140 -120 -100 -80 -60 -40 -20

1.E+04 1.E+05 1.E+06 1.E+07

Offset frequency (Hz) P h as e n o is e ( dBc / H z) 実測設計 8.5 9.0 9.5 10.0 10.5 11.0 11.5 0.0 0.5 1.0 1.5 2.0 Vcont (V) fo sc ( G H z)

実測

設計

(7)

6-bit Flash ADC Phase II

2.4 mm

1.1 mm

試作年度 2005 設計期間４ヶ月製造プロセス 0.18 mm CMOS 設計者上村勇仁(M1)、永吉芳行(M1)、矢山浩輔(B4)、呉慶(B4)、大畠賢一、山下喜市コメント 2004年度版をブラッシュアップ。3 GHzで動作確認するも、ENOB=4.5 bit。

Compar

ator

Encod

er

Ou

tpu

t b

uff

er

An

al

o

g in

p

uts

Cl

ock inpu

ts

Di

gi

ta

l ou

tpu

ts

Di

gi

ta

l ou

tpu

ts

0 5 10 15 20 25 30 35 40 45 0 1 2 3 4 sampling frequency (GHz) SN D R , SF D R (d B) SNDR SFDR fin=10 MHz

(8)

10-Gb/s Intelligent Optical WDM Transceiver

5.0 mm

10.0 mm

試作年度 2005 設計期間６ヶ月製造プロセス 0.18 mm CMOS 設計者鹿児島大学：田口量寛(M1)、小野宏一(M1)、犬塚正道(M1)、厚地保幸(B4)、柳田弥希(B4)、大畠賢一、山下喜市日立ハイブリッド：原澤克嘉、本田真、神永勝、池内英洋、松本昌人、平塚和也、池邉寛慶応大学：西宏章コメント 10 Gb/sでのB to B伝送試験でBER<10-11_{を達成。内蔵MPUによるレーザー波長制御を確認。}

Transceiver

MPU

MPU core

SRAM

32b x 8kw

SRAM

32b x 8kw

ADC

DAC

TX

RX

Analog

IF

(9)

10-GHz, 10-bit DAC for Y-00 Protocol Phase I

2.5 mm

試作年度 2006 設計期間３ヶ月製造プロセス 0.25 mm SiGe BiCMOS 設計者小野宏一(M2)、犬塚正道(M2)、清水雅裕(B4)、大畠賢一、山下喜市コメント研究室初のSiGe LSI。10 GHz, 2.5 Vppで動作確認。

(10)

1-GHz T/H Circuit with Body-Bias Control

1.0 m

m

1.4 mm

試作年度 2006 設計期間３ヶ月製造プロセス 90 nm CMOS 設計者矢山浩輔(M1)、清水佑一郎(B4)、大畠賢一、山下喜市コメント研究室初の90 nm CMOS LSI。ボディーバイアス制御_{回路を搭載し、SFDR=56.3 dB@1 GS/sを達成。}

2 ns/div., 50 mV/div.

fs = 1 GHz, fin = 44.921875 MHz

(11)

1-GHz V

_TH

Adjustable Comparator

1.0 m

m

1.4 mm

試作年度 2006 設計期間３ヶ月製造プロセス 90 nm CMOS 設計者上村勇仁(M2)、永吉芳行(M2)、田口量寛(M2)、大畠賢一、山下喜市コメント研究室初の90 nm CMOS LSI。閾値可変コンパレータ。 1 GHzで閾値可変動作確認。

(12)

VCSEL Driver for Optical Interconnection

1.5 m

m

1.8 mm

試作年度 2006 設計期間３ヶ月製造プロセス 0.18um CMOS 設計者李言勝(D2)、厚地保幸(M1)、関健治(B4)、大畠賢一、山下喜市コメントチップ間光配線用VCSELドライバ。温度補償回路を内蔵し、5 Gb/sで動作を確認。 H:48ps/div V:0.3mW/div

(13)

10-GHz, 10-bit DAC for Y-00 Protocol Phase II

2.5 mm

試作年度 2007 設計期間３ヶ月製造プロセス 0.25 mm SiGe BiCMOS 設計者清水雅裕(M1)、迫紘平(B4)、宇野哲史(B4)、大畠賢一、山下喜市コメント 2006年試作の改良版。fout=5 GHzでSFDR=30 dBを達成。

100mV/div 10ns/div

100mV/div 20ps/div

ramp waveform (10GS/s)

(14)

4 

10 Gb/s VCSEL driver for Optical Interconnection

試作年度 2007 設計期間 3ヶ月製造プロセス 90 nm CMOS 設計者厚地保幸(M2)、関健治(M1)、今村裕典(B4)、竹下佳岐(B4)、大畠賢一、山下喜市コメント非対称エンファシス方式を考案し、10 Gb/s動作を実現。

10 Gb/s optical waveform (Solid line is sim.)

circuit core (1 ch.)

175 x 225 um

CK

D1

D0

D2

D3

VCSEL array

Flip-chip bonded

Driver LSI

(15)

770-MS/s, 70-mW, 8-bit Subranging ADC

試作年度 2007 設計期間 6ヶ月製造プロセス 90 nm CMOS 設計者矢山浩輔(M2)、内野浩基(M1)、清水佑一郎(M1)、大山康祐(B4)、有川寛人(B4)、大畠賢一、山下喜市コメント参照電位プリチャージ方式を考案し、8bit サブレ_{ンジング型では、世界最高速を達成。}

SDNR, SFDR vs. sampling frequency

630 mm 9 6 0 m m C A DC C A DC R R --la dder la dder M UX M UX F F --A DC A DC T/H T/H 2.2 mm 2 .2 m m 30 35 40 45 50 55 60 65 100 1000 Sampling frequency (MHz) SN D R , SF D R (d B) SFDR SNDR fin=fs/2 200 300 500 700

Spectrum

-100 -80 -60 -40 -20 0 0 50 100 150 Frequency (MHz) M a g n it u d e (d B) 2nd 4th 9th fs = 770 MHz, fin = 400 MHz Output data is downsampled by 2.

(16)

1.2-GS/s, 100-mW, 8-bit Time-Interleaved

Subranging ADC

試作年度 2008 設計期間 6ヶ月製造プロセス 90 nm CMOS 設計者内野浩基(M2)、清水佑一郎(M2)、大山康祐(M1)、入佐浩亮(B4)、上土橋尚弘(B4)、大畠賢一、山下喜市コメントインターリーブ技術の挑戦したが、チャネル間オ_{フセットにより、期待した性能は得られなかった。} C A D C 2 C A D C 1 _R-l a d d e r MU X 2 M U X 1 F A D C 1 F A D C 2 E N C 2 E N C 1 G a i n com. V TH g en. T /H C K g en. 2.2 m m 2 .2 m m 1.34 mm 1 .2 8 m m 20 25 30 35 40 45 0 500 1000 1500 2000 S N D R (d B ) fs (MHz) fin=10MHz fin=fs/4 fin=fs/2

Single channelでの測定結果

(17)

17-Gb/s VCSEL driver for Optical Interconnection

試作年度 2008 設計期間 3ヶ月製造プロセス 90 nm CMOS 設計者今村裕典(M1)、大野聖信(M1)、谷口隆哉(B4)、大畠賢一、山下喜市コメントダブルパルス非対称エンファシス技術により、17 Gb/sを達成。

VCSEL driver (1 ch)

220 x 330

m

VCSEL

17 Gb/s Optical waveform

(18)

Low-Voltage RF-MEMS Switch

Using Two Step Driving Method

試作年度 2010 設計期間 3ヶ月製造プロセス Metal MUMPs 設計者河野明(M2)、赤坂純也(M2) 、大畠賢一コメント研究室初のMEMSチップ。2段階駆動により低駆動電圧を目指したRF MEMS スイッチ。製造時の応力により可動部が反ってしまい、動作せず。

(19)

1-GS/s, 44-mW, 6-bit Flash ADC

試作年度 2010 設計期間 3週間製造プロセス 0.18 um CMOS 設計者大畠賢一コメントダイナミック型アナログラッチに容量アベレージングを適用することで、プリアンプを使用せずオフセットを抑圧し、大幅な電力削減を狙った。設計ミスにより、SNDRは28 dBしか得られなかった。

R-ladder

Comparators

Enc.

Output Buf.

(20)

Low-Power, Low-offset Stacked Analog Latch

試作年度 2010 設計期間 2ヶ月製造プロセス 0.18 um CMOS 設計者伊達浩己、入佐浩亮、上土橋尚弘、建野峰彦、大畠賢一コメントダイナミック型アナログラッチにオフセットキャンセル回路を付加することで、低電力かつ低オフセットのアナログラッチを実現した。200 MHz動作で消費電力50 uW、オフセット3.3 mV。

56 x 12.4 μm for an analog latch

64 analog latches

64 to 1 selector

CK gen.

Decoupling

cap.

Decoupling

cap.

w/o offset cancellation

Proposed

-40 -30 -20 -10 0 10 20 30 40 0 5 10 15 20 Frequency Offset voltage (mV) -40 -30 -20 -10 0 10 20 30 40 0 5 10 15 20 Frequency Offset voltage (mV)

(21)

1-GHz, 17.5-mW, 8-bit Subranging ADC

試作年度 2011 設計期間 6ヶ月製造プロセス 65 nm CMOS 設計者高瀬啓行、建野峰彦、有田真唯、今掛直裕、米満侑卓、大畠賢一コメントオフセットキャンセリングチャージステアリングアンプ、容量アベレージング、抵抗ラダー歪み補償などのアナログ技術を駆使することで、キャリブレーションを用いないでFOM=118 fJ/conv.-step を実現した。

C

-A

D

C

F

-A

DC

F

-Lad

der

C

-L

ad

d

er

A

M

U

X

570 μm

ENC ENC CK _Gen . C K G en .

440 μ

m

TH

(22)

1-GHz, 7.0-mW, 8-bit Subranging ADC

試作年度 2012 設計期間 6ヶ月製造プロセス 65 nm CMOS 設計者今掛直裕、米満侑卓、下薗太、田平大基、吉村渉、岩元雅太郎、大畠賢一コメント Built-in Vth技術とフォアグラウンドキャリブレーション技術を組み合わせることで、抵抗ラダーを削除した低電力サブレンジングADC。CDACのレイアウトに不備があり、歪みが大きいが、入力振幅を制限することで、SNDR=41.8 dBを確認。

CAL CADC CAL

CENC CDAC FADC ERRADJ FENC CALCTRL REF (CAL) DECIM OBUF TH 520 370 20 25 30 35 40 45 0 50 100 150 200 250 S ND R (d B) 入力振幅 (LSBpp) SNDR SNDR (入力換算) fs = 1 GHz, fin = 10 MHz

(23)

500-MHz, 2.0-mW, 8-bit Subranging ADC

試作年度 2015 設計期間 6ヶ月製造プロセス 65 nm CMOS 設計者堀田海平、山口直人、早川大樹、瀬脇健司、今柳田賢人、園田悠樹、大畠賢一コメント

Flash ADCと時間領域ADC（Single slope ADC）を組み合わせることで、高速、極低電力のADCを実現した。最先端SAR ADCに迫る32 fJ/conv.-stepを実現。これにより、時間領域ADCの有効性を示した。

(24)

900-MHz, 3.5-mW, 8-bit Pipelined Subranging

ADC Combining Flash ADC and TDC

試作年度 2016 設計期間 6ヶ月製造プロセス 65 nm CMOS 設計者早川大樹、瀬脇健司、今柳田賢人、上野浩暉、園田悠樹、室屋健一郎、大畠賢一コメント

Flash ADCと時間領域ADC（Single slope ADC）を組み合わせてサブレンジング構成とし、さらにパイプライン化して高速化した。最先端SAR ADCに迫る32 fJ/conv.-stepを実現。これにより、時間領域ADCの有効性を示した。

(25)

2.3-mW, 950-MHz, 8-bit, Fully-Time-Based

Subranging ADC Using Highly-Linear Dynamic VTC

試作年度 2017 設計期間 6ヶ月製造プロセス 65 nm CMOS 設計者大畠賢一コメント２つの時間領域ADCを組み合わせた完全時間領域サブレンジングADC。高線形VTCにより入力範囲も広い。65 nm製造技術では世界最小のFOM=16 fJ/conve. stepを実現した。

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