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±
2.0A 出力ターミネーション電源 IC
特長 標準アプリケーション ターミネーション用シンク・ソースレギュレータ ±2A の電流ソースおよび電流シンクに対応 電源電圧範囲 2.7 to 5.5V VREF 電圧精度 VDDQ×0.49 to 0.51 VTT 電圧精度 VREF±40mV EN Low 時 VTT 出力: OFF(Discharge) VREF 出力: ON VREF の外部入力に対応 セラミックコンデンサ対応 サーマルシャットダウン回路内蔵 Power Good 機能内蔵 過電流保護回路内蔵 低電圧誤動作防止回路内蔵 VTT ディスチャージ機能内蔵 パッケージ EQFN16-JE 概要 NJW4118 は、DDR-SDRAM に対応した Nch-MOSFET 内蔵、最大2A の電流をシンク・ソースすることが可能なタ ーミネーションレギュレータです。 内部に高速オペアンプを搭載し、負荷の変動に対する優 れた過渡応答特性を実現しています。 VREF は内部生成もしくは外部から入力する 2 通りに対 応しており、VREF を外部から入力した場合においても、 VTT を追従させることが可能です。外部入力時には VREF 部の内部回路を完全に停止することができるため低消費 電力に貢献します。EN 信号が Low 時に VREF は ON、VTT は OFF となり、 ディスチャージ機能により残留電荷を速やかに放電するこ とができます。 アプリケーション 車載アプリケーション 産業機器 その他 NJW4118 VBIAS1 VBIAS2 VDDQ VTT_IN VTT VSENSE PGOOD VREF VREF_IN EN PGND SGND CVTT_IN 1.5V 3.3V CBIAS EN High:VTT Active Low:VTT OFF PGOOD VTT VREF CVTT CVREF
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ブロック図 端子配列 端子番号 端子名 機能 端子番号 端子名 機能 1 N.C. 未接続 9 VREF リファレンス電圧出力端子 2 N.C. 未接続 10 SGND 接地端子 3 VTT VTT Output 11 VBIAS1 リファレンス回路駆動用電源入力端子 4 N.C. 未接続 12 VBIAS2 ターミネーション回路駆動用電源入力端子 5 PGND 接地端子 13 PGOOD パワーグッド機能の出力端子 6 VSENSE VTT 電圧フィードバック入力端子 (CVTTまたは負荷の+端子に接続してください) 14 EN イネーブル端子 7 N.C. 未接続 15 VDDQ VDDQ の入力端子 8 VREF_IN リファレンス電圧入力端子 16 VTT_IN ターミネーション回路出力段用電源入力端子 1 2 3 4 5 6 7 8 9 + 10 + 11 + 12 + 13 + 14 + 15 + 16 N .C . N .C . V T T N .C . PGND VSENSE N.C. VREF_IN V R E F S G N D V B IA S 1 V B IA S 2 PGOOD EN VDDQ VTT_INExposed PAD on backside
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製品名構成 オーダーインフォメーション 製品名 パッケージ 車載 仕様 RoHS Halogen- Free めっき組成 マーキング 製品重量(mg) 最低発 注数量 (pcs) NJW4118MJE-T1(TE1) EQFN16-JE ○ ○ ○ Sn2Bi 4118T1 17 1500NJW4118 MJE - T1 (TE1) 品番 パッケージ MJE: EQFN16-JE テーピング仕様 仕様 T1: 車載仕様
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絶対最大定格 項目 記号 定格 単位 VTT_IN 端子電圧 VTT_IN -0.3 to +4 V VBIAS1 端子電圧 VBIAS1 -0.3 to +7 V VBIAS2 端子電圧 VBIAS2 -0.3 to +7 V VDDQ 端子電圧 VDDQ -0.3 to +7 V EN 端子電圧 VEN -0.3 to +7 V VREF_IN 端子電圧 VREF_IN -0.3 to +7 V 消費電力 (Ta=25°C) EQFN16-JE PD 720(1) mW 1800(2) 接合部温度 Tj -40 to +150 °C 動作温度 Topr -40 to +125 °C 保存温度 Tstg -50 to +150 °C(1): 基板実装時 101.5mm×114.5 mm×1.6mm(2 層 FR-4) で EIA/JEDEC 規格サイズ、且つ Exposed Pad 使用 (2): 基板実装時 101.5mm×114.5 mm×1.6mm(4 層 FR-4) で EIA/JEDEC 規格サイズ、且つ Exposed Pad 使用
(4 層基板内箔:99.5x99.5mm ,JEDEC 規格 JESD51-5 に基づき,基板にサーマルビアホールを適用) 推奨動作範囲 項目 記号 値 単位 VBIAS1 端子電圧(3) VBIAS1 2.7 to 5.5 V VBIAS2 端子電圧(3) V BIAS2 2.7 to 5.5 V VTT_IN 端子電圧(4) VTT_IN VDDQ V VDDQ 端子電圧(5) VDDQ 1.14 to 2.55 V EN 端子電圧 VEN 0 to 5.5 V VREF_IN 端子電圧 VREF_IN 0.5×VDDQ V (3): VBIAS≧VTT+1.95Vの条件でご使用ください (4): VTT_INの電圧を1.5V未満でご使用される場合、VTTの最大出力電流が制限されます (5): DDRメモリのVDDQと同じ電圧を印加してください
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- 5 - Ver.1.0
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電気的特性
(指定なき場合には VBIAS1=3.3V, VBIAS2=3.3V, VDDQ=1.5V, VTT_IN=1.5V, VEN=3.3V, Ta=25 C
CBIAS=1µF, CVTT_IN=20µF, CVREF=1µF, CVTT=20µF)
項目 記号 条件 最小 標準 最大 単位
消費電流
VBIAS1 消費電流 IBIAS1
VEN=3.3V,IREF=0mA - 50 100
µA VEN=3.3V,IREF=0mA
Ta=-40 C to 125 C - - 100 VBIAS2 消費電流 IBIAS2_1 VEN=3.3V,ITT=0mA - 2 3.2 mA VEN=3.3V,ITT=0mA Ta=-40 C to 125 C - - 3.6 IBIAS2_2 VEN=3.3V,ITT=2.0A - 3 4.2 mA VEN=3.3V,ITT=2.0A Ta=-40 C to 125 C - - 4.6 VBIAS2 静止時消費電流 IBIAS2_STB VEN=0V,ITT=0mA (IBIAS1含む) - 100 140 µA VEN=0V,ITT=0mA (IBIAS1含む) Ta=-40 C to 125 C - - 160 VTT_IN 消費電流 IVTT_IN ITT=0mA - - 1 µA ITT=0mA Ta=-40 C to 125 C - - 5 リファレンス出力部 リファレンス出力電圧 (DDR2) VREF2 VBIAS1=VBIAS2=5.0V VDDQ=VTT_IN=1.8V
IREF= -1mA to 1mA
VDDQ ×0.49 VDDQ ×0.5 VDDQ ×0.51 V VBIAS1=VBIAS2=5.0V VDDQ=VTT_IN=1.8V
IREF= -1mA to 1mA
Ta=-40 C to 125 C VDDQ ×0.49 - VDDQ ×0.51 リファレンス出力電圧 (DDR3) VREF3 VBIAS1=VBIAS2=3.3V VDDQ=VTT_IN=1.5V
IREF= -1mA to 1mA
VDDQ ×0.49 VDDQ ×0.5 VDDQ ×0.51 V VBIAS1=VBIAS2=3.3V VDDQ=VTT_IN=1.5V
IREF= -1mA to 1mA
Ta=-40 C to 125 C VDDQ ×0.49 - VDDQ ×0.51 リファレンスソース電流 IREF_H 1 - - mA Ta=-40 C to 125 C 1 - - リファレンスシンク電流 IREF_L 1 - - mA Ta=-40 C to 125 C 1 - - VDDQ 入力インピーダンス ZVDDQ - 100 - kΩ
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電気的特性
(指定なき場合には VBIAS1=3.3V, VBIAS2=3.3V, VDDQ=1.5V, VTT_IN=1.5V, VEN=3.3V, Ta=25 C
CBIAS=1µF, CVTT_IN=20µF, CVREF=1µF, CVTT=20µF)
項目 記号 条件 最小 標準 最大 単位 ターミネーション駆動部 VTT 出力電圧 (DDR2) VTT2 VBIAS1=VBIAS2=5.0V VDDQ=VTT_IN=1.8V ITT= -2.0A to 2.0A VREF - 40m VREF VREF +40m V VBIAS1=VBIAS2=5.0V VDDQ=VTT_IN=1.8V ITT= -2.0A to 2.0A Ta=-40 C to 125 C VREF - 40m - VREF +40m VTT 出力電圧 (DDR3) VTT3 VBIAS1=VBIAS2=3.3V VDDQ=VTT_IN=1.5V ITT= -2.0A to 2.0A VREF - 40m VREF VREF +40m V VBIAS1=VBIAS2=3.3V VDDQ=VTT_IN=1.5V ITT= -2.0A to 2.0A Ta=-40 C to 125 C VREF - 40m - VREF +40m VTT ソース電流制限 ITTLIM_H 2 3.5 - A Ta=-40 C to 125 C 2 - - VTT シンク電流制限 ITTLIM_L 2 3.5 - A Ta=-40 C to 125 C 2 - - High Side-MOSFET RDS(ON) RON_H Source, ITT=2.0A(VTT to GND) - 260 380 mΩ Source, ITT=2.0A(VTT to GND) Ta=-40 C to 125 C - - 380 Low Side-MOSFET RDS(ON) RON_L Sink, ITT=2.0A (VTT_IN to VTT) - 260 380 mΩ Sink, ITT=2.0A (VTT_IN to VTT) Ta=-40 C to 125 C - - 380 VREF_IN 入力電流 IREF_IN VREF_IN=0.75V ITT=0mA - - 4.8 µA VREF_IN=0.75V ITT=0mA Ta=-40 C to 125 C - - 5.5 VSENSE 入力電流 ISENSE VSENSE =0.75V - - 2.6 µA VSENSE=0.75V Ta=-40 C to 125 C - - 3.5 ディスチャージFET ON 抵抗 RDISCH VREF_IN=0V, VTT=0.3V VEN=0V - 6 - Ω
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- 7 - Ver.1.0
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電気的特性
(指定なき場合には VBIAS1=3.3V, VBIAS2=3.3V, VDDQ=1.5V, VTT_IN=1.5V, VEN=3.3V, Ta=25 C
CBIAS=1µF, CVTT_IN=20µF, CVREF=1µF, CVTT=20µF)
項目 記号 条件 最小 標準 最大 単位 EN 部 High スレッショルド電圧 VTHH_EN VEN=L→H 1.6 - - V VEN=L→H Ta=-40 C to 125 C 1.6 - - Low スレッショルド電圧 VTHL_EN VEN=H→L - - 0.6 V VEN=H→L Ta=-40 C to 125 C - - 0.6 EN 電流 IEN VEN=1.6V - 3 12 µA VEN=1.6V Ta=-40 C to 125 C - - 12 UVLO 部 UVLO1 ON スレッショルド電圧 VUVLO1_ON VBIAS1=L→H 2.2 2.35 2.5 V VBIAS1=L→H Ta=-40 C to 125 C 2.2 2.35 2.5
UVLO1 ヒステリシス VUVLO1_HYS VBIAS1=H→L - 70 - mV
UVLO2 ON スレッショルド電圧 VUVLO2_ON VBIAS2=L→H 2.2 2.35 2.5 V VBIAS2=L→H Ta=-40 C to 125 C 2.2 2.35 2.5
UVLO2 ヒステリシス VUVLO2_HYS VBIAS2=H→L - 70 - mV
Power Good 部
High レベル検出電圧 VTHH_PG
Measured at VSENSE pin 106 111 116
% Measured at VSENSE pin
Ta=-40 C to 125 C 106 - 116
Low レベル検出電圧 VTHL_PG
Measured at VSENSE pin
Rising 84 89 94
% Measured at VSENSE pin
Rising
Ta=-40 C to 125 C
84 - 94
Lowレベル検出電圧
ヒステリシス幅 VHYS_PG VSENSE Falling - -5 - %
OFF 時リーク電流 ILEAK VSENSE=VREF_IN PGood=VBIAS2 - - 1 A VSENSE=VREF_IN PGood=VBIAS2 Ta=-40 C to 125 C - - 1
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熱特性 項目 記号 値 単位 接合部-周囲雰囲気間 θja 173 (6) 68(7) °C /W 接合部-ケース表面間 ψjt 20 (6) 10(7) °C /W (6): 基板実装時 101.5mm×114.5 mm×1.6mm(2層 FR-4) でEIA/JEDEC規格サイズ、且つExposed Pad使用 (7): 基板実装時 101.5mm×114.5 mm×1.6mm(4層 FR-4) でEIA/JEDEC規格サイズ、且つExposed Pad使用 (4 層基板内箔:99.5x99.5mm ,JEDEC 規格 JESD51-5 に基づき,基板にサーマルビアホールを適用) 消費電力-周囲温度特性例 NJW4118 (EQFN16 Package) Power Dissipation vs. Ambient Temperature(Topr=-40°C to +125°C Tj=to 150°C) P o w er D is si p at io n P D (m W ) Ambient Temperature (°C)
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- 9 - Ver.1.0
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端子説明 端子番号 端子名 機能 1 N.C. 未接続 2 N.C. 未接続 3 VTT ターミネーション電圧(VTT)出力です。 4 N.C. 未接続 5 PGND 接地端子 6 VSENSE VTT 電圧フィードバック入力端子です。 (CVTTまたは負荷の+端子に接続してください) 7 N.C. 未接続 8 VREF_IN VTT のリファレンス電圧を入力します。 9 VREF 内蔵リファレンス電圧出力端子です。出力される電圧はなります。 VDDQ 端子に入力した電圧の 1/2 と 10 SGND 接地端子 11 VBIAS1 リファレンス回路用電源を入力します。 12 VBIAS2 ターミネーション回路駆動用電源を入力します。 13 PGOOD パワーグッド出力端子です。プルアップ抵抗を接続して使用します。 14 EN イネーブル端子です。 15 VDDQ VDDQ 電圧を入力します。 16 VTT_IN VTT 出力段用電源を入力します。Technical Information
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- 12 - Ver.1.0http://www.njr.co.jp/
アプリケーション情報 VREF の入力方法 NJW4118 は、VTT の基準電圧を選択することができます。 内蔵されたVREF 回路によるもの、または、外部で生成されたものを使用できる様に VREF_IN 端子を設けています。 入力コンデンサ CVTT_IN,CBIASについて 入力コンデンサCVTT_IN及びCBIASは、電源インピーダンスが高い場合や、各端子*1又はGND の配線が長い場合の発振を 防止する効果があります。そのため、推奨値(CVTT_IN=20μF,CBIAS=1µF)以上の入力コンデンサ CVTT_IN及びCBIASを各端子*1- GND 端子間にできるだけ
配線が短くなるように接続してください (*1 各端子:VTT_IN,VDDQ,VBIAS1,VBIAS2) 。
CVTT_INについては、VTT 端子の急速な過渡変動に対応するため、ESR/ESL の小さなコンデンサを選定ください。Murata 社
製 10μF セラミックコンデンサ GRM21BR70J106KE76L を 2 個並列に接続して使用することを推奨します。 出力コンデンサ CVTT,CVREFについて
出力コンデンサ CVTT及び CVREFはレギュレータ内部のループゲインの位相補償を行うために必要であり、容量値と
ESR(Equivalent Series Resistance: 等価直列抵抗)が回路の安定度に影響を与えます。
推奨容量値未満の CVTT及びCVREFを使用すると内部回路の安定度が低下し、出力ノイズの増加、レギュレータの発 振等が起こる可能性がありますので、安定動作のために推奨値(CVTT=20μF,CVREF=1µF)以上のコンデンサを、VTT 端 子-GND 端子間、VREF端子-GND 端子間に最短配線で接続して下さい。尚、CVTT及びCVREFは容量値が大きいほど 出力ノイズとリップル成分が減少し、出力負荷変動に対する応答性も向上させることができます。 CVTTについては、ループ安定性及び急速な過渡変動に対応するため、ESR/ESL の小さなコンデンサを選定ください。 Murata 社製 10μF セラミックコンデンサ GRM21BR70J106KE76L を 2 個並列に接続して使用することを推奨します。 また、コンデンサ固有の特性変動量(周波数特性、温度特性、DC バイアス特性)やバラツキを充分に考慮する必要 がありますので、ご使用になられる温度・負荷範囲条件での十分な確認をお願いいたします。 PGND パターンと SGND パターンは分離し、パターン配線の抵抗分と大電流による電圧変化が SGND の電圧を変化さ せないように、セットの基準点で1 点アースすることを推奨します。外付部品のグランド配線のパターンも変動しない ように注意してください。 グランドラインの配線は、低インピーダンスになるように設計してください。 CBIAS NJW4118 NJW4118 VBIAS1 VBIAS2 VDDQ VTT_IN VTT VSENSE PGOOD VREF VREF_IN EN PGND SGND VBIAS1 VBIAS2 VDDQ VTT_IN PGOOD VREF VREF_IN EN PGND SGND CVTT_IN 1.5V 3.3V CBIAS EN High:VTT Active Low:VTT OFF EN High:VTT Active Low:VTT OFF PGOOD VTT PGOOD 3.3V 1.5V VREF VTT VSENSE VTT CVTT CVREF CVTT_IN CVTT REF (to DDR) 内蔵するVREF を使用 外部よりVREF を入力
Technical Information
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- 13 - Ver.1.0http://www.njr.co.jp/
■外形寸法図 ■フットパターン 3.0 ±0.05 0.10 M S A 3 . 0 ± 0 . 0 5 0 . 1 0 M S B 0.075 S 0 . 0 1 + 0 . 0 1 0 -0 . 0 0 8 0 . 7 ± 0 . 0 5 S S 0.05 0.5 1.8+0.06 -0.04 1 . 8 + 0 . 0 6 -0 . 0 4 C0.4 0.23+0.06-0.04 A 0.3 ±0.05 0.05 M S AB 0.3 0 . 3 B 0 . 5 0 . 2 3 + 0 . 0 6 -0 . 0 4 R0.4EQFN16-JE
Unit: mm 0.5 1 . 7 4 1.74 3 . 3 0 3.30 0.45 0 . 2 5 0 . 5 0.15 R0 .37NJW4118-T1
- 14 - Ver.1.0http://www.njr.co.jp/
■包装仕様 テーピング寸法 Feed direction A B W 1 P2 P 0 φD 0 P 1 E F W T φD1 K0 T2 SYMBOL A B D0 D1 E F P0 P1 P2 T T2 K0 W W1 DIMENSION 3.3±0.1 3.3±0.1 1.5 1.5 1.75±0.1 5.5±0.05 4.0±0.1 8.0±0.1 2.0±0.05 0.3±0.05 1.3±0.07 0.9±0.05 12.0 9.5 REMARKS BOTTOM DIMENSION BOTTOM DIMENSION THICKNESS 0.1max +0.1 0 +0.1 0 +0.3 -0.1 リール寸法 A E C D B W W1 SYMBOL A B C D E W W1 DIMENSION φ180 φ 60 φ 13±0.2 φ 21±0.8 2±0.5 13 15.4±1.0 0 -3.0 +1 0 +1.0 0 テーピング状態 Feed directionSealing with covering tape
Empty tape Devices Empty tape Covering tape
more than 160mm 1500pcs/reel more than 100mm reel more than 1round more than 400mm
梱包状態
Put a reel into a box Label Label