I
NTERNATIONAL
T
ECHNOLOGY
R
OADMAP
FOR
S
EMICONDUCTORS
2013
E
DITION
E
MERGING
R
ESEARCH
D
EVICES
THE ITRS IS DEVISED AND INTENDED FOR TECHNOLOGY ASSESSMENT ONLY AND IS WITHOUT REGARD TO ANY
この文書は
International Technology Roadmap for Semiconductors 2013 Edition(国際半導体技術ロー
ドマップ
2013 年版)本文の日本語訳である。
国際半導体技術ロードマップ（
International Technology Roadmap for Semiconductors, 以下 ITRS と表
記）は、米国、日本、欧州、韓国、台湾の世界５極の専門家によって編集・作成されている。日本では、半
導体技術ロードマップ専門委員会（
STRJ）が電子情報技術産業協会（JEITA）内に組織され、日本国内で
半導体技術ロードマップについての調査活動を行うとともに、
ITRS の編集・作成に貢献している。STRJ 内
には
15 のワーキンググループ（WG: Working Group）が組織され、半導体集積回路メーカ、半導体製造装
置メーカ、材料メーカ、大学、独立行政法人、コンソーシアムなどから専門家が集まり、それぞれの専門分
野の調査活動を行っている。
ITRS は改版を重ねるごとにページ数が増え、2013 年版は英文で 1000 ページを越える文書となった。
このような大部の文書を原文で読み通すことは専門家でも多大な労力を要するし、専門家であっても技術
分野が少し異なると
ITRS を理解することは必ずしも容易でない。STRJ の専門委員がその専門分野に応
じて
ITRS を訳出することで、ITRS をより親しみやすいものにすることができるのではないかと考えている。
なお、
ITRS 2005 年版（英語の原書）までは、ウェブ公開とともに、印刷された本としても出版していたが、
ITRS 2007 年版以降、は印刷コストが大きくなってきたこと、ウェブ上で無料公開されている文書の出版版
を本の形で有償頒布しても需要が限られることなどのため、印刷物の形での出版を断念し、ウェブ公開の
みとなった。
ITRS の読者の皆様にはご不便をおかけするが、ご理解願いたい。ITRS 2009 年版以降、電
子媒体で
ITRS を公開することを前提に編集を進め、ITRS の表は原則として、Microsoft Excel のファイル
として作成し、そのまま公開することにした。
ITRS は英語で書かれている。日本語訳の作成は、STRJ 委員が分担してこれにあたり、JEITA の STRJ
担当事務局が全体の取りまとめを行った。訳語については、できる限り統一するように努めたが、なお、統
一が取れていないところもある。また、訳者によって、文体が異なるところもある。
ITRS の原文自体も多くの
専門家による分担執筆であり、そもそも原文の文体も一定していないことも、ご理解いただきたい。誤訳、
誤字、脱字などが無いよう、細心の注意をしているが、短期間のうちに訳文を作成しているため、なお間違
いが含まれていると思う。また、翻訳の過程で原文のニュアンスが変化してしまうこともある。訳文について
お気づきの点や、
ITRS についてのご批判、ご意見などを事務局まで連絡いただけますよう、お願い申し上
げます。
今回の訳出にあたっては、
ITRS の本文の部分のみとし、ITRS 内の図や表の内部は英文のまま掲載す
ることとした。
Overview の冒頭の謝辞（Acknowledgments）に、ITRS の編集にかかわった方々の氏名が書
かれているが、ここも訳出していない。また、
ITRS 2013 年版では、各章の要約（Summary）を別のファイル
として作成し公開しているが、今回はこれを訳出していない。要約（
Summary）は原則として、本文の抜粋と
なっていて、本文の日本語訳があれば、日本の読者にとっては十分と考えたためである。
原文中の略語については、できるかぎり、初出の際に、「
ITRS(International Technology Roadmap for
Semiconductors)」のように（）内に原義を示すようにした。英文の略号をそのまま使わないで技術用語を訳
出する際、原語を引用したほうが適切と考えられる場合には、「国際半導体技術ロードマップ（
ITRS:
International Technology Roadmap for Semiconductors、以下 ITRS と表記）」「国際半導体技術ロードマッ
プ（
International Technology Roadmap for Semiconductors）」のように和訳の後に（）内に原語やそれに対
応する略語を表示した。
Executive Summary の用語集（Glossary）も参照されたい。原文の括弧（）があって
それを訳するために括弧を使った場合もあるが、前後の文脈の関係で判別できると思う。また訳注は「【訳
者注：この部分は訳者の注釈であることを示す】」のように【】内に表記した。また［］内の部分は、訳者が原
文にない言葉をおぎなった部分であることを示している。訳文は厳密な逐語訳ではなく、日本語として読ん
の日本語版ではハイパーリンクは原則として削除した。読者の皆様には不便をおかけするが、ご理解いた
だけば幸いである。
今回の日本語訳作成にあたり、編集作業を担当いただいた、
JEITA 内 SRTJ 事務局の幾見 宣之さん、
関口美奈さんには大変お世話になりました。厚くお礼申し上げます。
より多くの方に
ITRS をご活用いただきたいとの思いから、今回の翻訳作業を進めました。今後とも ITRS
と
STRJ へのご理解とご支援をよろしくお願い申し上げます。
2014 年 7 月
訳者一同を代表して
電子情報技術産業協会（
JEITA）半導体部会 半導体技術ロードマップ専門委員会（STRJ） 委員長
石内 秀美 （株式会社 東芝）
版権について
O
RIGINAL
(E
NGLISH VERSION
)
C
OPYRIGHT
©
2014
S
EMICONDUCTOR
I
NDUSTRY
A
SSOCIATION
All rights reserved
ITRS •SEMATECH, Inc. , 257 Fuller Road, Albany, NY 12203 • http://www.itrs.net
Japanese translation by the JEITA, Japan Electronics and Information Technology Industries
Association under the license of the Semiconductor Industry Association
－引用する場合の注意－
原文
(英語版)から引用する場合： ITRS 2013 Edition, Chaper XX, page YY, Figure(Table) ZZ
この日本語訳から引用する場合：
ITRS 2013 Edition （JEITA 訳）XX 章、YY 頁, 図(表) ZZ
のように明記してください。
---
問合せ先：
一般社団法人 電子情報技術産業協会
半導体技術ロードマップ専門委員会 事務局
電話
: 03-5218-1061 電子メール:
[email protected]
Emerging Research Devices ... 1
1.
Scope ... 1
2.
Difficult Challenges ... 2
2.1.
Introduction ... 2
2.2.
Device Technologies ... 3
2.3.
Materials Technologies ... 4
3.
Nano-information Processing Taxonomy... 5
4.
Emerging Research Devices ... 6
4.1.
Memory Taxonomy and Devices ... 6
4.2.
Logic and Alternative Information Processing Devices ... 22
4.3
More-than-Moore ... 36
5.
Emerging Research Architectures ... 41
5.1.
Memory Architectures for program centric architectures ... 42
5.2
Storage Class Memories ... 43
5.3.
Evolved Architectures Exploiting Emerging Research Memory Devices ... 45
5.4.
Architectures That Can Learn ... 46
5.5.
Morphic Architectures ... 46
6.
Emerging Memory and Logic Devices—A Critical Assessment ... 51
6.1.
Introduction ... 51
6.2.
Quantitative Logic Benchmarking for Beyond CMOS Technologies ... 51
6.3.
Survey-Based Benchmarking of beyond CMOS Memory & Logic Technologies ... 56
6.4.
Memory and Logic Technologies Highlighted for Accelerated Development ... 66
7.
Processing ... 68
7.1.
Introduction ... 68
7.2.
Grand Challenges ... 68
L
IST OF
F
IGURES
Figure ERD1
Relationship among More Moore, More-than-Moore, and
Beyond CMOS (Courtesy of Japan ERD) ... 1
Figure ERD2
A Taxonomy for emerging research information processing devices
(The technology entries are representative but not comprehensive.) ... 5
Figure ERD3
Taxonomy of emerging memory devices ... 7
Figure ERD4
Taxonomy of memory select devices ...16
Figure ERD5
Taxonomy of options for emerging logic devices. The devices examined in
this chapter are differentiated according to (1) whether the structure
and/or materials are conventional or novel, and (2) whether the information
carrier is electron charge or some non-charge entity. Since a conventional
FET structure and material imply a charge-based device, this classification
results in a three-part taxonomy. ...22
Figure ERD6
Two variants of learning devices for configuration ...37
Figure ERD7
High-level RF functions partitioned into generic lower-level functions
implemented in emerging devices ...38
Figure ERD8
Taxonomy for traditional and emerging models of computation ...41
Figure ERD9
Median delay, energy, and area of proposed devices in NRI benchmark
(normalized to ITRS 15-nm CMOS), based on principal investigators’ data.
(a) 2011 benchmark results; (b) 2010 benchmark results. ...52
Figure ERD10
Area, energy, and delay of NAND2 gate of various post-CMOS
technologies from 2011 NRI benchmark, based on principal investigators’
data. ...53
Figure ERD11
Transport impact on switch delay, size, and area of control. Circle size is
logarithmically proportional to physically accessible area in one delay.
Projections for 15nm CMOS included as reference. (Based on principal
investigators’ data.) ...53
Figure ERD12
(a) Nomenclature and signals in devices benchmarked;
(b) summary of 32bit adder circuit parameters. ...54
Figure ERD13
(a) Energy vs. delay plot of 32bit adder built from benchmarked devices;
(b) power vs. throughput of 32bit adders built from these devices, reflecting
power-constrained (< 10 W/cm2) throughput.. ...54
Figure ERD14
Technology performance evaluation for (a) FeFET memory,
(b) ferroelectric tunnel junction (FTJ), (c) RRAM, (d) Mott memory,
(e) macromolecular memory,
(f) molecular memory, and (g) carbon-based memory. ...62
Figure ERD15
Technology performance evaluation for (a) carbon nanotube FET,
(b) graphene nanoribbon FET, (c) nanowire FET, (d) tunnel FET,
(e) n-type Ge FET, and (f) p-type III-V FET. ...63
Figure ERD16
Technology performance evaluation for (a) spinFET, (b) NEMS,
(c) atomic switch, (d) Mott FET, and (e) neg-Cg FET. ...64
Figure ERD17
Technology performance evaluation for (a) spin wave logic,
(b) nanomagnet logic (NML), (c) exciton FET, (d) BiSFET, (e) STT logic,
and (f) all spin logic. ...65
Table ERD1
Emerging Research Devices Difficult Challenges ... 3
Table ERD2
Current Baseline and Prototypical Memory Technologies ... 6
Table ERD3
Transition Table for Emerging Research Devices ... 6
Table ERD4a Emerging Research Memory Devices—Demonstrated and
Projected Parameters ... 6
Table ERD4b Emerging Research Memory Devices—Redox RAM Demonstrated and
Projected Parameters ... 6
Table ERD5
Experimental demonstrations of vertical transistors in memory arrays. ... 7
Table ERD6
Benchmark Select Device Parameters. ... 7
Table ERD7a Experimentally demonstrated two-terminal memory select devices. ... 7
Table ERD7b Experimentally demonstrated self-selecting memory devices. ... 7
Table ERD8
Target device and system specifications for SCM ... 7
Table ERD9
Potential of the current prototypical and emerging research memory
candidates for SCM applications ... 7
Table ERD 10a MOSFETS: Extending MOSFETs to the End of the Roadmap. ... 22
Table ERD 10b Charge-Based Beyond CMOS: Non-Conventional FETs and Other
Charge-Based Information Carrier Devices. ... 22
Table ERD 10c Alternative Information Processing Devices. ... 22
Table ERD 11 Figure-of-merit of three reconfigurable architectures ... 37
Table ERD12 Anticipated Important Properties of Emerging Memories as driven by
application need. ... 42
Table ERD 13 Likely desirable properties of M (memory) type and S (Storage) type
Storage Class Memories ... 45
Table ERD14 Current Research Directions for Employing emerging research memory
devices to enhance logic. ... 46
Table ERD15 Applications and Development of Neuromorphic Systems ... 47
Table ERD16 Noise-Driven Neural Processing and its Possible Applications ... 48
Table ERD17 Potential Evaluation for Emerging Reseach Memory Devices ... 58
Table ERD18 Potential Evaluation - Extending MOSFETS to the end of the Roadmap ... 58
Table ERD19 Potential Evaluation - Non-conventional FETs and other
Charge-based Devices ... 58
E
MERGING
R
ESEARCH
D
EVICES
1. S
COPE
スコープ
CMOS の持続的な寸法と機能のスケーリングにより、情報処理技術は幅広いスペクトルを有する新しいアプ リケーションの領域に入った。これらのアプリケーションの多くは、CMOS のスケーリングによって達成さ れた性能の向上、および増大した複雑性によって可能となっている。CMOS の寸法スケーリングは根本的限 界に近づいているため、次の 10 年に向けて歴史的な集積回路スケーリングによる性能向上とコスト低減を維 持するために、新しい代替情報処理デバイスや既存のあるいは新しい機能のためのマイクロアーキテクチャが探求されている。このことが、情報処理やメモリのための新しいデバイス、（"More than Moore”として知ら
れている）様々な機能を集積（heterogeneous integration）するためのヘテロジーニアスインテグレーション技
術、そしてシステムアーキテクチャのための新しいパラダイムに関する興味を喚起している。従って、ERD
章は、新探求デバイス（emerging research device）技術に関する ITRS の全体像を提供し、CMOS と CMOS ス
ケーリングと等価的機能スケーリングの終焉を凌駕するナノエレクトロニクス領域をつなぐ橋の役割を果た すものである。（新探求デバイスに関わる材料の課題は、ERD 章と相補的な章である新探求材料の章に記載 されている。） ERD 章の包括的な目標は、潜在能力を秘めた新しい情報処理デバイスやシステムアーキテクチャについて、 その長期的な潜在能力、技術的な成熟度を調査・評価し、カタログを作ることであり、半導体産業界によっ て将来開発する上で、受容できるリスクとして許容可能な科学的／技術的な課題を明確にすることである。 もう一つの目標は、ITRS の More-than-Moore (MtM)の項目で言及されている技術、について長期的に選択可能 な解を訴求することである。 このことは、2 つ技術を定義づける領域を明示することで実現される。すなわち、 1) 新技術のヘテロジーニ アスインテグレーションを通じてCMOS プラットフォームの機能性を拡張すること、 2) 新しい情報処理のパ ラダイムの考案を刺激することである。これらの領域の関係は、Figure ERD1 に図示されている。従来型の寸
法と機能のスケーリングによる CMOS プラットフォームの拡張は、しばしば”More Moore”とよばれている。
CMOS プラットフォームは、2011 年に ERD 章に新たに加わった”More-than-Moore”のアプローチによってさら
に拡張される。一方、新しい情報処理デバイスやアーキテクチャは、しばしば”Beyond CMOS”技術とよばれ、
従来からERD 章の主要な項目であった。、”More-than-Moore”だけでなく”Beyond CMOS”の”More Moore”への
ヘテロジーニアスインテグレーションが究極的な”Extended CMOS”を形成するために CMOS プラットフォー
Figure ERD1 Relationship among More Moore, More-than-Moore, and Beyond CMOS (Courtesy of Japan ERD). ERD 章は、ナノエレクトロニクスのコミュニティが 1) 研究、2) ツール開発、3) ファンディング支援、4) 投資、 推進するために意義、有益な情報を提供することを意図している。コミュニティには、大学、研究期間、企 業研究所の他、ツールサプライヤー、研究ファンディングエージェンシー、そして半導体産業が含まれる。 候補となるデバイス、もしくはアーキテクチャが実現可能となるべく克服すべき最も重要な科学的、技術的 挑戦を特定するために、新探求デバイスやアーキテクチャ技術のポテンシャルと成熟度がここでレビューさ れ、評価される。 ERD 章は 4 つに分けられている。1) メモリデバイス、2) 情報処理またはロジックデバイス、3) More-than-Moore デバイス技術、4) 新探求情報処理ナノアーキテクチャ、5) それぞれの技術候補の評価、である。それ ぞれの候補に対して、動作原理、長所、技術的課題、成熟度、現在、そして予定性能が詳細に述べられてい る。また、ヘテロジーニアスコアプロセッサを CMOS プラットフォーム技術に集積して得られる特殊で独特 な機能をもたらすデバイスやアーキテクチャについても述べている。これらがこの章の短期的な焦点であり、 一方、ディジタルCMOS を置き換える代替情報処理技術の発見を長期的な焦点としている。 メモリデバイスセクションは、カーボンベースメモリを新たな技術に加えるために拡張している。ReRAM に 関する研究活動が拡大していることを受け、異なるタイプ／メカニズムを調査するために分類表が作成され ている。ロジックデバイスセクションは、状態変数と材料／構造の新しさに基づいて整理されている。 More-than-Moore セクションには、RF 応用のための新デバイスが引き続き取り上げられている他、学習能力を有す るデバイスに関する新たな議論が紹介されている。最後に、これらの新探求デバイスの公正な評価を提供す るために、調査に基づくベンチマークと論文で報告されいてる定量的なベンチマークをクリティカルアセス メントセクションでカバーしている。CMOS を究極的にスケールするだけで得ることができるよりも圧倒的 に情報処理技術を拡張しそうな基本原理を提案する要約セクションも含まれている。 この章では、 (1) 急速に成長する情報処理技術としてカーボンベースナノエレクトロニクス；(2) 急速に成長
するメモリ技術としてスピン転送トルク磁性RAM（Spin Transfer Torque Magnetostatic RAM、 STT-RAM）と
酸化還元抵抗RAM（Redox Resistive RAM）を引き続きハイライトしている。これらの 3 つの技術は、5-10 年
のうちに製造される準備が整いつつあるような高い潜在能力を持つものである。これらの技術をハイライト することは、開発を加速すべき魅力的な技術であることも示唆している。 以前の版と同様に、この章でも「変遷表」を準備した。この変遷表の目的は2 つある。1 つは、2013 年版の表 に対して新たに加わったり削除されたりした技術を追跡し、その変化の理由を手短に説明することである。2 つ目は、重要ではあるものの技術候補の表に載せる基準には達しない候補を明らかにすることである。これ らは、将来のロードマップの版では多かれ少なかれ見えやすくする予定である。
2. D
IFFICULT
C
HALLENGES
困難な課題
2.1 I
NTRODUCTION
はじめに
半導体産業は、集積回路技術を新しい技術に発展させ、CMOS 微細化の終焉を超えて発展する際に、3 種の困 難な技術課題に直面している。1 つは、CMOS プラットフォームに新しい高速、高集積で、低消費電力メモリ 技術を集積することにより、その究極の集積度と機能を超えて CMOS 技術を推進させることである。2 つ目 は、CMOS を拡張する新デバイス、インターコネクト技術やアーキテクチャのアプローチ、および新しく発 明される情報処理プラットフォーム技術を革新的に組み合わせることにより、CMOS で達成可能な情報処理 を本質的に超えて情報処理技術を発展させることである。3 つ目は、現在ワイヤレス、パワーデバイスやイメ ージセンサに限られている More-than-Moore ITRS 技術候補に代わる長期的な解決策を発明し実用化すること である。 、、これらの困難な技術課題は、いずれも 2018 年から 2026 年の長期的課題であり、Table ERD1 に まとめられている。Table ERD1
Emerging Research Devices Difficult Challenges
Difficult Challenges − 2018− 2026 Summary of Issues and opportunities
Scale high-speed, dense, embeddable, volatile/nonvolatile memory technologies to replace SRAM and possibly FLASH for manufacture by 2018.
SRAM and FLASH scaling in 2D will reach definite limits within the next several years (see PIDS Difficult Challenges). These limits are driving the need for new memory technologies to replace SRAM and possibly FLASH memories by 2018.
Identify the most promising technical approach(es) to obtain electrically accessible, high-speed, high-density, low-power, (preferably) embeddable volatile and nonvolatile memories.
The desired material/device properties must be maintained through and after high temperature and corrosive chemical processing. Reliability issues should be identified & addressed early in the technology development.
Scale CMOS to and beyond 2018 - 2026
Develop 2nd generation new materials to replace silicon (or InGaAs, Ge) as an
alternate channel and source/drain to increase the saturation velocity and to further reduce Vdd and power dissipation in MOSFETs while minimizing
leakage currents for technology scaled to 2018 and beyond.
Develop means to control the variability of critical dimensions and statistical distributions (e.g., gate length, channel thickness, S/D doping concentrations, etc.)
Accommodate the heterogeneous integration of dissimilar materials.
The desired material/device properties must be maintained through and after high temperature and corrosive chemical processing Reliability issues should be identified & addressed early in this development.
Extend ultimately scaled CMOS as a platform technology into new domains of application.
Discover and reduce to practice new device technologies and primitive-level architecture to provide special purpose optimized functional cores (e.g., accelerator functions) heterogeneously integrable with CMOS.
Continue functional scaling of information processing technology substantially beyond that attainable by ultimately scaled CMOS.
Invent and reduce to practice a new information processing technology eventually to replace CMOS.
Ensure that a new information processing technology has compatible memory technologies and interconnect solutions.
A new information processing technology must be compatible with a system architecture that can fully utilize the new device. Non-binary data
representations or non-Boolean logic may be required to employ a new device for information processing, which will drive the need for new system architectures.
Bridge the gap that exists between materials behaviors and device functions. Accommodate the heterogeneous integration of dissimilar materials. Reliability issues should be identified & addressed early in the technology
development. Invent and reduce to practice long term alternative
solutions to technologies that address existing MtM ITRS topical entries currently in wireless/analog and eventually in power devices, MEMS, image sensors, etc.
The industry is now faced with the increasing importance of a new trend, “More than Moore” (MtM), where added value to devices is provided by incorporating functionalities that do not necessarily scale according to "Moore's Law“.
Heterogeneous integration of digital and non-digital functionalities into compact systems that will be the key driver for a wide variety of application fields, such as communication, automotive, environmental control, healthcare, security and entertainment.
2.2
D
EVICE
T
ECHNOLOGIES
デバイス技術
新探究デバイスの開発に関する困難な技術課題は、メモリ技術に関する課題、情報処理デバイス、すなわち ロジックデバイスに関する課題、およびマルチ機能を有するコンポーネントのヘテロジーニアスインテグレ
ーションに関する課題（すなわちMore-than-Moore (MtM)あるいは機能多様化）に分けられる（Table ERD1 を
参照のこと）。
課題の一つは、現在のメモリの最良の特徴を併せ持ち、CMOS プロセスと互換性のある作製技術で作られ、
SRAM や FLASH の現在の限界を超えて微細化されるような新メモリ技術が必要である。このような技術は、 スタンドアローンと混載メモリの双方に必要なメモリデバイス作製プロセスを提供することになるであろう。
制限されており、微細化ではこの問題は解決できない。現在の解決策は、MPU のキャッシュメモリの容量を
増やすことであり、その結果、MPU チップ上の SRAM の占有面積が増えている。このトレンドにより、正味
の情報処理スループットが実際には減少をもたらしている。半導体メモリは不揮発性でないので、データを
記憶する補助回路に加えて（磁気ハードディスクや光CD などの）アクセスの遅い外部記憶メディアが必要と
なっている。したがって、電気的にアクセス可能で不揮発性のメモリ、しかも高速で高集積のメモリの開発
が、コンピュータアーキテクチャに革命をもたらすことになるかも知れない（これらは Storage Class Memory
またはSCM と呼ばれる）。このようなメモリの開発は、ナノスケール CMOS で完全に実現されれば、従来の 微細化の恩恵を超えてさらなる情報処理スループットの著しい増大をもたらすことになるであろう。 これに関連する課題は、CMOS ロジック技術を 2018 年の性能を超えて性能向上させることである。CMOS の 微細化が次の 10 年で緩やかになった場合に性能向上を続ける方法の一つは、ひずみ Si による MOSFET のチ ャネル（およびソース・ドレイン領域）を、より高い準バリスティックキャリア速度と高い移動度を有する 別の材料に置き換えることである。候補となる材料としては、ひずみGe、SiGe、多様な III-V 族化合物半導体、 そしてグラフィンなどが挙げられる。シリコン以外の材料をシリコン基板上の MOSFET のチャネルおよびソ ース・ドレイン領域に導入することは、非常に困難な課題を伴う。これらの課題として挙げられるのは、格 子定数が異なるシリコン上に高品質の（すなわち無欠陥の）チャネルおよびソース・ドレイン領域材料を異 種形成すること、バンドギャップが狭い材料の場合はバンド間トンネル電流を最小に抑えること、チャネル ／ゲート絶縁膜界面におけるフェルミレベルピニングをなくすこと、チャネル材料上に high-k 絶縁膜材料を 形成することなどである。これらの微細 CMOS ゲートにおけるリーク電流や消費電力を抑制し続けることも 課題であり、これらの新材料を導入しつつ、同時にデバイス寸法のばらつきやチャネル（ソース・ドレイン） の不純物による統計的なばらつきを抑制することも大きな課題である。 産業界は、いま新しいトレンドである”More-than-Moore (MtM)”の重要性に対処し始めている。MtM では、い わゆるムーアの法則にしたがってスケールしない新機能を取り込むことにより、デバイスに付加価値を与え る。、。MtM セクションは、2011 年にワイヤレス技術を最初に取り上げて ERD 章で初めて導入された。、。
ITRS で は 伝 統 的 に 、 ム ー ア の 法 則 の 妥 当 性 を 仮 定 し 、 ”More Moore” を ロ ー ド マ ッ ピ ン グ す る 際
に、”Technology Push”のアプローチをとってきた。MtM 領域では、このような法則が存在しないため、ロー ドマップを作成するに際して今までと異なる方法。が求められる。 長期的な課題は、”beyond CMOS”応用に向けて製造可能な情報処理技術を発明し、それらの応用技術を特定す ることである。例えば、新探究デバイスは、性能の優位性を得るために、CMOS のマルチ CPU と集積して特 別な用途をもつプロセッサコアを実現するために用いられるかも知れない。これらの特別用途のコアはディ ジタル CMOS ブロックよりはるかに効率的な特別のシステム機能を有するかも知れず、またそれらは CMOS ベースのアプローチでは達成できない独特の新機能をもたらすかも知れない。このような CMOS 微細化の終 焉を超えるための挑戦は、新情報処理の基本的要素として CMOS を置き換える新探究デバイス技術を生み出 す可能性がある。新情報処理技術はまた、新デバイスを用いるシステムアーキテクチュアと互換性をもたな ければならない。新しい情報処理デバイスを用いるためには、2 進法ではないデータ表現やブール関数以外の ロジック方式が必要になるかも知れない。これらの要求が新しいシステムアーキテクチャの必要性を牽引す るであろう。
2.3
M
ATERIALS
T
ECHNOLOGIES
材料技術
新探究材料の最も困難課題は、ナノメートルスケールで高密度の新探究デバイスが正常に動作するよう制御 された材料を提供することである。高密度デバイスの材料特性の制御を向上させるため、材料形成の研究は 新しい計測とモデルを用いて行われなければならない。これらの重要な目的は、姉妹章である新探究材料の 章で扱う。3. N
ANO
-
INFORMATION
P
ROCESSING
T
AXONOMY
ナノ情報処理の分類
一般に、ある機能を達成する情報処理システムは、いくつかの異なる相互に関連する技術レイヤーを必要と する。この節の目的は、この章のスコープを新探究材料の章および設計の章のスコープと区別するために、 技術レイヤーについて慎重に分類を行うことである。 これらのレイヤーをトップダウンで表示すると、まず最初にくるのは必要なアプリケーションまたはシステ ム機能であり、続いてシステムアーキテクチャ、マイクロまたはナノアーキテクチャ、回路、デバイス、材 料の順となる。図ERD2 に示すとおり、この階層構造を逆にボトムアップ的に異なる表し方をすると、最初に くるのは計算を行うための状態変数によって表される最下層の物理レイヤーであり、最後はアーキテクチャ で表される最上層となる。この模式図では、汎用的なデバイス・回路レベルの情報処理に焦点を当てており、 情報の最も基本的な単位（例えばビットなど）は計算の状態変数によって表される。例えば、古代のアバカ ス（そろばんに似た計算器）では、玉の位置がこれに相当し、CMOS ロジックではノード容量における電荷 （電圧）がこれに相当する。デバイスは、この状態変数を表現するとともに、状態変数が2 つあるいはそれ以 上の離散的な状態の間を行き来するのを操作する物理的な手段を提供する。最終的には、デバイスの概念は、 単純な2 値のスイッチから、複数のファンインとファンアウトを有するような複雑な情報処理機能を持つもの に変わっていくのかもしれない。デバイスは、ある所望の特性を有する数多くの材料が集まって構成される 物理的な構造であり、それは一連の作製プロセスを行うことによって作製される。したがって、必要とされ るデバイス構造を作製するために必要なさまざまな材料やプロセスは重要なレイヤーであり、それは ERM 章 の領域である。データ表現とは、その状態変数をデバイスの集合体によっていかに表現し、ビットまたはデ ータの処理を行うかの方法である。データ表現の最も良い例は、2 値のディジタル信号とと連続的なアナログ 信号であり、このレイヤーは ERD 章のスコープ内である。アーキテクチャのレイヤーはこの分類法では 3 つ のサブ領域に分けられる：1) 計算の実行を可能とする高次レベルの根本機能を構成するナノアーキテクチャ あるいは物理的配列あるいはデバイスの集合体、2) 情報が根本機能を用いて処理されるアルゴリズムを記述 する計算モデル（例えばロジック、計算、メモリ、セルラ非線形ネットワーク(CNN)など）、および 3) 計算 モデルを実行するシステムの構造や機能を記述するシステムレベルのアーキテクチャ。サブ領域 1)は ERD の スコープ内であり、上記サブ領域2)と 3)は設計章のスコープである。 赤枠で囲まれた黄色の部分に書かれている要素は現在の CMOS プラットフォーム技術を表している。2 値計 算の状態変数は電荷である。この状態変数はフォンノイマン計算システムアーキテクチャの基礎をなしてい る。5 つのレイヤーに書かれている他の候補は、互いに組み合わされたり革新的に使われたりすることにより、 新しく非常にスケーラブルな情報処理のパラダイムを提供する可能性がある。Figure ERD2 A Taxonomy for emerging research information processing devices (The technology entries are representative but not comprehensive.)
4. E
MERGING
R
ESEARCH
D
EVICES
新規探索系デバイス
4.1 M
EMORY
T
AXONOMY AND
D
EVICES
メモリの分類とデバイス
この節に掲載されている新規探索系メモリ技術は、既成のメモリ技術に対する魅力的な代替技術として、お
およそ 2011-2013 年の間に刊行された研究論文の中から選ばれた代表例であるⅲ。この節の対象範囲には、ク
ロスバー型メモリ用途で必要な選択デバイス及びストレージクラスメモリ（SSD:solid state drive を含む）の更
新情報もサブセクションとして含まれる。 図ERD3は、表ERD2と表ERD4に掲載された試作段階及び研究段階のメモリ技術を分類したものである。最も 強調したいのは、ここに挙げた各メモリがCMOS技術のプラットフォーム上に無理なく一体化して形成できる ことが必要ということである。そのための製造技術が、既成のCMOSプラットフォーム技術の改良や追加によ り検討されている。目指す目標の一つは、使い慣れたシリコンメモリチップと同じように扱えるデバイスを 末端ユーザーに届けることである。 2013年版ロードマップで取り上げられた新規探索系メモリ技術は、いくつかの点で2011年版と異なる。これ らの変化点は、その根拠と共にTransition Table for emerging research devices（表ERD2）にまとめられている。
Table ERD2 Transition Table for Emerging Research Devices
これらの新たな取り組みは、どれも今日のメモリ技術の性能をまねたり改良したりすることに依っているこ
とから、表ERD3には現在、一般的に使われているメモリ技術及び試作段階にあるメモリ技術の主要特性値を
載せてある。これらの特性値は、研究段階にある各新規メモリ技術の現在及び将来の性能を評価する際の相 対的なベンチマークとなろう。
新規メモリにおける主要な変化点は以下の通りである。まず、酸化還元メモリ（Redox memory: ReRAM）分 野における活発な研究活動を受け、同メモリの記述内容を拡充し、4種の異なるデバイスとしてサブカテゴリ ーに分類し、独立した表にまとめた。次に、ナノ電気機械式メモリ（Nanoelectricalmechanical memory）が表 ERD4aから除外され、新たにカーボンメモリが追加された。 この節におけるメモリの記述は、表ERD4a と表 ERD4b の先頭行にそれぞれ示されている 5 つ及び 4 つの技術 項目からなる2 群にて構成されている。これらの項目は、世界的に見て研究活動が最も盛んな分野を把握する ために、文献の体系的な調査により選定された。採択された各技術項目は、議論を簡単化するためにグルー プ分けしたデバイスからなるサブカテゴリーをいくつか持っている。これらのメモリ技術を表すための重要 特性が前出の表に載っている。各特性に対し、性能を示す 2 つの値が記載されている：1) 計算及び初期の実 証実験に基づいて理論的に予想された特性値、2) 引用した技術文献に載っているこれらの特性の最近の実験 値。 表 ERD4a の最後の行には、最近 2 年間に出版された対象デバイス技術に関する論文数が載せてある。これは、 研究の現場で最近行われている研究活動の活発さを示す尺度であり、この表にどの技術候補を載せるかを決 める際の最も重要な指標でもある。表には十分な注釈が付けられており、詳細は記載された文献を参照され たい。また、表中には、各デバイスの動作原理の簡単な説明文の他、特性値としては取り込みきれない、し かし可能性実証のためには解決不可避の重要な科学的・技術的事項を記載してある。
Table ERD4a Emerging Research Memory Devices—Demonstrated and Projected Parameters Table ERD4b Emerging Research Memory Devices—Redox RAM Demonstrated and Projected Parameters
多くのメモリシステムの目的は、巨大な量のデータを蓄えることにある。それ故、メモリ容量（あるいはメ モリの集積度）は、最も重要なシステム要素の一つである。アレイ（メモリ配列）において機能するメモリ セルは通常、蓄積ノードと選択デバイスの2 つの部分からなる。後者は、アレイ内である．．メモリセルを読み出 し・書き込みする際にセルを選択する働きをする。両部分ともメモリのスケーリング限界に影響を与える 1。 面内型選択トランジスタを使った2 次元配置では、セル配置面積は Acell = (6-8)F2 となる。垂直型選択トランジ スタを使えば、4F2 という成し得る最高の 2 次元メモリ密度を実現できる。表 ERD5 には、選択デバイスに垂 直型トランジスタを用いるべく現在検討が進められているいくつかの方法例が示されている。配置面積が小 さい選択デバイスを得るもう一つの方法は、2 端子の非線形デバイス（ダイオードなど）を用いることである。 これは、分離デバイスとして働き、その強い非線形性は抵抗変化メモリ素子のそれと本質的に同じである。 表ERD6 には、ベンチマークに必要な 2 端子選択デバイスの特性因子が示されている。また、表 ERD7 には、 いくつかの2 端子選択デバイス候補に対する動作条件がまとめられている。
Table ERD5. Experimental demonstrations of vertical transistors in memory arrays. Table ERD6. Benchmark Select Device Parameters
Table ERD7a. Experimentally demonstrated two-terminal memory select devices Table ERD7b. Experimentally demonstrated self-selecting memory devices (self-rectifying)
ストレージクラスメモリ（stroage-class memory: SCM）は一つのデバイス区分であり、固体メモリの利点（高
性能、耐久性など）と従来 HDD の利点（大量保存、低ビットコスト）を併せ持つ。このようなデバイスは、
ビットあたりコストを非常に安く製造できる不揮発性メモリ技術を必要とする。表 ERD8 には、SCM 用のデ
バイスとシステムに対する代表的な目標仕様の一覧が、現存技術（HDD, NAND Flash, DRAM）の特性値と比
較して載せてある。SCM として 2 列設けてあり、一つは低速度の S-class SCM、もう一つは高速の M-class SCM に対するものである（4.1.4 節で述べる）。これらの数値は、SCM という新たな用途を成り立たせるため に新規メモリデバイスに要求されるであろう動作特性を表している。表ERD9 では、多くの試作段階メモリ技 術（表 ERD2）と新規探索系メモリ候補（表 ERD4）に対し、SCM としての応用可能性を説明している。表 ERD8 に載せたシステムの目標パラメータに基づき、多様なデバイス特性に渡って定性的な評価を行っている。 これらの表については、4.1.4 節でさらに詳述する。
Table ERD8. Target device and system specifications for SCM
4.1.1 M
EMORYT
AXONOMYメモリの分類
Figure ERD3 Taxonomy of emerging memory devices
図ERD3 は、メモリ技術の分類を簡潔に見易く表したものである。メモリ技術はまず、電力なしでデータを保 持し得るかどうかで大別される。不揮発性メモリは、使用上の本質的な優位性を持っている。不揮発性の度 合いは、データ保持を期待できる時間の長さとして測られる。揮発性メモリも特徴的な保持時間を持ってお り、ms から（特別な目的のためには）電源が ON 状態にある時間まで変化しうる。不揮発性メモリ技術は、 その成熟度によってさらに分類される。フラッシュメモリは不揮発性メモリの基準と見なされる。成熟度が 高く、よく最適化されており、商業的に重要な存在となっている。フラッシュメモリは、試作段階及び研究 段階にある不揮発性メモリ技術を評価するための基準（ベンチマーク）となる。試作段階のメモリ技術は、 技術成熟度が商業化可能レベルにあり（一般に、ある限られた用途にて）、豊富な科学的・技術的・体系的 な知識ベースを文献中に求めることができる。これらの試作段階の技術は、表ERD2 及び PIDS の章に載せら れている。本節では、これから出現が期待される研究段階のメモリ技術に焦点をあてる。表ERD4 にあるのは 技術的成熟度が最も低いメモリ技術であるが、もし種々の科学的・技術的障害を克服することができれば、 非常に優れた特性を提供する可能性を秘めている。本節では、これら新規メモリ技術とそこに期待される利 点、そして主要研究課題について概要を述べる。同メモリ技術が商業的技術として成り立つために何が必要 かを概観できよう。
4.1.2 M
EMORYD
EVICESメモリデバイス
4.1.2.1 Redox Memory
酸化還元メモリ 酸化還元型のナノイオニックメモリの動作は、MIM構造の“抵抗変化”に基づいている。この抵抗変化は、 電極材料や絶縁材料、あるいは両方が関係する酸化還元過程と結びついたイオン（陽イオンあるいは陰イオ ン）移動によって引き起こされる2, 3, 4。酸化還元メモリに使われる材料の種類には、酸化物、カルコゲナイド （ガラスを含む）、半導体、そして重合体（ポリマー）を含む有機化合物などがある。多くの場合、伝導は、 形成されたフィラメントの性質による。それ故、2値状態のスイッチングを可能にするためには、その前に最 初だけ初期化のプロセスが必要となる。もし初期化の結果を制御し得るならば、この2値状態スイッチング過 程に基づくメモリは、非常に小さな特徴サイズにまで縮小することができる。スイッチング速度は、イオン 輸送によって制限される。もし、陰イオンあるいは陽イオンが動く活性長が小さければ（10 nm以下の領域）、 スイッチング時間は数ns程度まで小さくできる。ReRAMのスイッチング機構についての細部にわたっての詳 Memory Volatile SRAM DRAM Stand-alone Embedded Nonvolatile Baseline Flash NOR NAND Prototypical FeRAM PCM MRAM STT-RAM Emerging Ferroelectric Memory FeFET FTJ ReRAMElectrochemical Metallization Bridge Metal Oxide - Bipolar Filamentary Metal Oxide - Unipolar Filamentary Metal Oxide - Bipolar Nonfilamentary Mott Memory Carbon Memory Macromolecular Memory Molecular Memory Table ERD3 Table ERD4
細は、その多くが未だ不明である。酸化還元メモリのスイッチングを支配している物理的機構の理解を深め ることは、この技術にとっての中心課題である。とは言うものの、最近の実験で実証されているスケーラビ
リティ5、データ保持特性6、そして書換え耐性7の値には、大いに勇気付けられるものがある。
ERD章のこの版では、ReRAMを物理的なメカニズム及び電気的特性に基づいて4つの区分に分けた。これらは、 電気化学的金属化架橋（Electrochemical Metallization Bridge: EMB）と金属酸化物ReRAMに大別される。前者 は通常、陽イオンの移動によってスイッチするのに対し、後者のスイッチングは、陰イオンの再配置によっ て生じる。金属酸化物ReRAMには3つの種類がある：両極性フィラメント型、単極性フィラメント型、そして 両極性非フィラメント型である。両極性型と単極性型の振舞いは、SETとRESETの操作に対し逆極性が要求さ れるかどうかで区別される（両極性型は、両方の極性を必要とする）。フィラメント型と非フィラメント型 は、電気伝導と抵抗のスイッチングが生じる領域の違いによって特徴付けられる。フィラメント型ReRAMに おいては一般に、伝導はフィラメントを通じて生じる。フィラメントは通常、使用する材料系と初期化条件 によって決まる、ある小さな決まったサイズを取る。故に、デバイスを通って流れる電流の値は、デバイス の大きさにはあまり依存しない。逆に、非フィラメント型ReRAMでは、伝導はデバイスの面積のかなりの部 分を占有して行われる。この場合、デバイスの電流は、デバイスの大きさに直接に比例する。続く4つの節で、 各ReRAM区分に対し、動作原理、現在の状況、そして課題について述べる。
4.1.2.1.1 Electrochemical Metallization Bridge ReRAM 電気化学的金属化架橋ReRAM
電気化学的金属化架橋（Electrochemical metallization bridge: EMB）ReRAM は、導電性架橋 RAM（Conductive Bridge RAM: CBRAM）あるいはプログラム可能金属化セル（Programmable Metallization Cell: PMC）とも記述 されるが、薄い誘電体膜あるいは固体電解質におけるナノスケール量の金属の電気化学的な制御を利用し、 抵 抗 を ス イ ッ チ ン グ す る 操 作 を 行 う 8。 基 本 的 な EMB セ ル は 金 属 - イ オ ン 導 電 体 - 金 属 （ metal/ion
conductor/metal: MIM）構造であり、電気化学的に活性な材料（たとえば Ag, Cu, Ni など）で作られた電極と
電気化学的に不活性な電極（たとえば W, Ta, Pt など）、そして両電極間に挟まれた固体電解質の薄膜からな る 9。大きな不揮発性の抵抗変化が、低いバイアス電圧の印加によって生じる金属イオンの酸化と還元によっ て引き起こされる。主要な特徴は、低電圧、低電流、高速の書込みと消去、優れたデータ保持と書き換え耐 性、そして記憶セルの大きさを 20~30 nm 程度まで物理的にスケーリングできる可能性である。誘電体膜ある いは固体電解質の材料の種類としては、酸化物、カルコゲナイド（ガラスを含む）、半導体の他、重合体 （ポリマー）を含む有機化合物がある。 EMB ReRAM は強力な新規メモリ候補であり、それは主に、~10 nm までのスケーリング可能性、高速の読み 出し・書込み・消去による超低エネルギー動作、そして低電圧駆動による 11。EMB 技術開発の成熟度は、多 くの企業が EMB に基づいた製品の出荷をしている、もしくは、商業化のためのかなり進んだ段階にあるとい う事実によって評価できる。2011 年から 2013 年にかけての出版物を概観すると、SSD12、混載 NVM13、シリ アルインターフェースの不揮発性メモリの置き換え 14を含む、様々な市場での CBRAM 技術応用が見て取れ る。2012 年には、EMB に基づいたシリアル NVM 置き換えの製品が商業化された15。300 mm ウエハー環境及 び先端 CMOS 技術（65 nm）を用いて、1 Mb 超の高集積アレイの研究も進められている。このような活動は、 中心となる技術の課題を同定するために重要であり16、また、基本的な材料やメカニズムにとっても重要であ る 17。再構成可能スイッチ 18や神経回路類似システムにおけるシナプス類似素子 19のような、EMB ReRAM に基づいた新たな応用についても関心が高まっており、この技術の応用範囲の広がりが期待される。
他のフィラメント型ReRAM 技術と同様に、EMB ReRAM には、ビット毎のばらつき16や信頼性不良の掴み処
のなさといった課題がある。後者は、データ保持あるいは書込み耐性、無秩序な電信雑音（random telegraph noise: RTN）に関するものであり、読み出しにおける誤書込みの原因となり得る 30。このような現象を解析す るには多数のビットを調べることが必要になり、それには大学と企業の協業が有効であろう。基礎的な理解 は、同時に誤り訂正技術、冗長、そしてアルゴリズム開発のような緩和手段を提供するが、ここに集中する ことによって技術を前進させることができよう。 EMB ReRAM を作製する上での工学的な難しさの中に、使われる新材料の先端プロセスノードにおける可用 性と集積化がある。特に、プロセスにおける熱的な余裕度と使用設備の両立が問題になるときが厄介である。 しかし、集積アレイを作ることによって得られる知見の有用性が知られてくれば、製造上の課題のいくつか
は数年のうちに解決されるであろう17, 18。半導体装置販売者と材料供給者の積極的な参加が、製造上の障壁を
短時間で解決する助けになるであろう。
4.1.2.1.2 Metal Oxide-Bipolar Filamentary ReRAM 金属酸化物-両極性フィラメント型
ReRAM
金属酸化物-両極性フィラメント型（Metal oxide-bipolar filamentary: MO-BF）ReRAM は、新規の両極性抵抗ス
イッチングメモリであり、文献中ではしばしば、価数変化メモリ（Valence Change Memory: VCM）と記述さ
れる 2。MO-BF ReRAM セルの構造は、非対称的な電極／絶縁体／電極の積層からなる。一つの電極はスイッ
チングが起きる界面を形成するために働き、活性電極と言われることもある。もう一方の電極は、オーム性
接触及びスイッチング過程における酸素陰イオンの蓄積器として働く 4。スイッチングが生じる最も一般的な
金属酸化物は、TaOx6と HfOx21であり、優れた性能と CMOS との高い適合性を有する。しかしながら、両極
性フィラメント型スイッチングは、TiOx22, AlOx23, WOx24, SrTiOx25などを含む多くの遷移金属酸化物において
も報告されており、さらに、金属の窒化酸化物（たとえば AlOxNy26）や窒化物（たとえば AlN27）においてす ら報告がある。これらの酸化物は、通常は酸素欠損状態（準化学量論的）であり、材料の化学表式において 添字x が使われる理由である。単一材料の他、複数の準化学量論的酸化物層も使われる。これは、酸化物 2 層 の組み合わせから MO-BF ReRAM セルを構成する際には一般的であり、一つの層はもう一方の層に比べ、極 めて高い酸素量論比を有する（たとえばTa2O5-x/TaO2-x28）。 スイッチングに先立ち、MO-BF は通常、電気的な初期化パルスを 1 回かけることが必要である。これにより、 高い酸素欠損（VO••）濃度を持つスイッチングフィラメントが形成される。MO-BF におけるスイッチングは、 帯電した VO••をこのスイッチング経路にて、熱効果と組み合わさった電界により調節することによって生じ ると考えられている 2, 4, 16。両極性スイッチング機構の具体的詳細は材料や構造によって変化し、現在、科学 的研究が熱心に進められている。 過去数年間の間に、MO-BF ReRAM に対するデバイスレベルでの改善は著しく進んだ。個々のセルの書き換 え耐性は、Ta2O5-x/TaO2-x構造にて1012サイクルが実証されている7, 29。TaOxに対して85℃で 10 年間のデータ 保持が、150℃で 3,000 時間までの測定から外挿により得られている6。HfOxのセルでは、105℃で 10 年間のデ ータ保持が、150℃から 300℃までの加熱を含む保持特性評価にて外挿により求められている（各温度で約 30
時間加熱）30。この研究では、SET 動作における電流上限値を 100μA から 10μA に下げると、10 年間保持可
能な温度が 92℃まで低下してしまうことが報告されている。この結果は、SET 電流とデータ保持時間との間
の重要なトレードオフの関係を示している。
MO-BF ReRAM のスケーリングについては著しい進展がある：10 nm サイズの HfOxのみを使ったデバイスが
2011 年に31、8 nm サイズのデバイスが 2013 年に32、ともに優れた書換え耐性とデータ保持時間を有しつつ実
証されている。1 ns 以下のスイッチング時間が、TaOxセルにて実現されている33。さらに、SET 動作のスイッ
チングエネルギー115 fJ、及び、RESET 動作のスイッチングエネルギー13 pJ が、Ta/TaOx ReRAM（ROFF/RON
=2）にて実証されている34。より最近では、直径~5 nm の CNT の電極を有する AlOxを使ったデバイスが実証 され、10 fJ 以下でスイッチすると見積もられている35。 MO-BF ReRAM は、商業化に向けて急速に進歩している。2012 年にパナソニックは、書込みパルス速度 8.2 ns、 処理速度 443 MB/s の 8 Mb TaOx ReRAM のマクロを実証した 36。2013 年初めには東芝が、24 nm ノードの CMOS プロセスで作製したプロトタイプの 2 層構造 32 Gb ReRAM にて、スイッチング材料の詳細は示さなか ったものの、読出し／書き込み回路の詳細を論文発表した 37。2013 年 7 月にはパナソニックが、0.18μm
CMOS プロセスで作製した TaOx ReRAM セルで EEPROM を置き換えた世界初の商業ベース 8 ビットマイコン
を発表した38。
MO-BF ReARAM 進歩の急激な進展にも拘わらず、高密度 NAND フラッシュの現実的な代替品あるいはスト レージククラスメモリ技術として使われるためには、まだ克服しなければならない重要な科学的・技術的障 壁がある。障壁の一つは、これらのデバイスのスイッチング機構の詳細が、最近数年間における基礎科学及 び技術面の精力的な研究による進展はあるものの、いまだ完全に理解できていないことである。両極性フィ
ラメント型スイッチング機構の考え方を拡張することで、MO-BF ReRAM における最も重要な技術課題の一
て、高抵抗状態における抵抗値が数桁のオーダーに渡って分布し、低抵抗状態の抵抗値分布と重なってしま うことが指摘されている16。誤り訂正回路で多少の改善はできるものの、回路面積が増加しメモリシステムの 速度を下げてしまう。誤り訂正率が 0.1 %以上になると、影響が顕著である。また、単一セルで実証されたパ ラメータの多くは、設計のトレードオフのため、同じデバイスあるいは大きなアレイにて実証されていない という指摘も重要である。たとえば、サブ ns のプログラミング速度を実現することは可能ではあるが 33、大 きなアレイにて高抵抗と低抵抗状態を分離するにはプログラミング時間の大幅な増加が必要となる。書込み 電流とデータ保持時間との間にもトレードオフの関係がある30。それ故、圧倒的な速度、高速読み出し、高い 書換え耐性、スケーラビリティ、低スイッチングエネルギー、高信頼性、そして低い特性ばらつきを同時に 満たす機能的なReRAM アレイを、向こう数年間のうちに実証することが重要となろう。
4.1.2.1.3 Metal Oxide-Unipolar Filamentary ReRAM 金属酸化物-単極性フィラメント型
ReRAM
金属酸化物-単極性フィラメント型（Metal Oxide - Unipolar Filamentary: MO-UF）ReRAM は、もう一つの抵抗 ス イ ッ チ ン グ デ バ イ ス で あ り 、 そ の 主 要 な 物 理 的 ス イ ッ チ ン グ 機 構 か ら 文 献 中 で は 熱 化 学 的 メ モ リ （thermochemical memory: TCM ）2 と も 記 載 さ れ る 。 デ バ イ ス 構 造 は 、 金 属 ／ 絶 縁 体 ／ 金 属 （metal/insulator/metal: MIM）構造からなる。絶縁体材料として一般的なのは NiOx、HfOxなどのような金属酸
化物であり、金属電極としてよく使われるのはTiN、Pt、Ni、W などである。一般的には、デバイスは非対称 構造を取り得る（すなわち、上側と下側の電極材料が異なる）。しかし、他のタイプのReRAM と異なり、非 対称性は必須ではない。 この MIM 構造において最初に報告された抵抗スイッチングは、完全なる単極性であった（金属酸化物 ReRAM が脚光を浴びることとなった最初に作られたデバイスの仕事については文献 39 を参照せよ）。単極 性スイッチングでは、抵抗を高から低へ（SET）、あるいは、低から高へ（RESET）と切り替えるのに同じ電 圧極性を使うことができる。ただし、通常の場合、極性は依然、重要である（SET/RESET の繰り返しスイッ チングは、一つの電極に関し一つの電圧極性においてのみ生じる 40）。対称構造（たとえば Pt/HfO2/Pt）にお いてのみ、極性的な振る舞いが得られる。すなわち、SET と RESET は電圧極性に無関係に生じる41。 スイッチング過程は、一般にフィラメント型として理解されている。導電は、欠陥が絶縁体膜の厚みを通し てフィラメント状に配列することによって生じる。他のフィラメント型ReRAM と同様に、この導電性フィラ メントを形成するためには、最初に高電圧による“初期化”過程が必要である。以後の RESET/SET スイッチ ングは、この導電性経路の局所的な破断と復元によって生じると考えられている。 スイッチングの単極性の性質は、電界における（帯電した欠陥の）ドリフトが（両極性スイッチングの抵抗 メモリにおけるような）役を果たしておらず、熱的効果が恐らく支配的であることを示している42, 43。一方、 極性効果は、陽極酸化が RESET の原因であることを示している 40。これらの知見は、単極性スイッチングの 説明として熱化学的な“ヒューズ”モデルを示唆している。単極性と両極性のスイッチング機構が動作条件 によってともに誘起され得ることが、異なる MIM 構造において見つかっている 44, 45, 46, 47。金属酸化物の単極 性及び両極性の抵抗スイッチングに対するスケーリング効果については、最近、興味深い仕事が報告されて いる48。 単極性スイッチングは、メモリアレイのスケーリングには有利である。選択デバイスとしてダイオードのよ うな簡単なものを使うことができ、メモリデバイスの上に垂直に積層できるので高集積のクロスバーアレイ にすることができる。また、プログラム電圧の極性が1 種類であることは、回路を大幅に簡素化する。 一方、メモリセルの（単極性／両極性）混合モード動作にて例証されているように、単極性と両極性のスイ ッチングモードの間には重大なトレードオフがある。良い面としては、単極性スイッチングモードは、一般 により高いオン／オフ抵抗比を示す。主な短所は、両極性モードと比べ一般により大きいスイッチング電力 （電流）を必要とし、また、書き換え耐性が低いことである。その結果、抵抗変化メモリに対する主な研究 開発の仕事は、両極性スイッチング機構の方へシフトしている。にも拘らず、最近、いくつかの興味深い開 発が報告されている49, 50, 51, 52, 53, 54。文献49 では、書き換え耐性 106サイクル以上で抵抗変化5 桁以上（RESET
電流は~1 mA）の報告がある。文献 50, 51, 52 では、単極性 ReRAM 素子を CMOS プロセスにて非常に簡単な
な混載ReRAM 技術が提供されるかもしれない。最近、29 nm CMOS プロセスによる単極性 ReRAM の作製が
報告された 52。主な特性は、小さなセルサイズ（0.03μm2）、3 V 以下のスイッチング電圧、60μA 以下の
RESET 電流、106サイクル以上の書き換え耐性、そして短いSET/RESET 時間（それぞれ 500 ns, 100μs）であ
る。文献53 では、この同じ Contact ReRAM 技術を使って 65 nm CMOS プロセスで作製された 4 Mb アレイの
データが報告されている。ロジックの低 VDDプロセスに適合させるために、オンチップのチャージポンプが 適用された。SET と RESET の電圧は、2 V 以下である。文献 54 では、スイッチング電流を低減するため、熱 アシストを用いた新たなスイッチング手法が紹介されている。 上述のように、大きなオン／オフ比は単極性スイッチングの特徴である。抵抗のウィンドウ（低抵抗と高抵 抗の差）が小さく、大きな固有ばらつきを持つ両極性スイッチングReRAM は、複雑で時間を要するベリファ イ（書込み状態の確認）の操作が必要かもしれない。単極性ReRAM のばらつきが改善され得るのかを見極め るためには、低電流動作における安定性や大きな抵抗ウィンドウの制御についてのさらなる研究が必要であ る。これができれば、多値記録の可能性も見えてくる。 解決すべき主な課題は、単極性動作モード固有の大きなスイッチング電流である。文献50, 51, 52 で示されて
いるように、100μA 以下の RESET 電流も実現されているが、さらに 10μA 以下まで下げることが必要であ
る。可能性のある解決策として、最近、熱アシストを組み合わせたスイッチングが提案されている54。
4.1.2.1.4 Metal Oxide-Bipolar Non-Filamentary ReRAM 金属酸化物-両極性非フィラメ
ント型ReRAM
金属酸化物両極性非フィラメント型（Metal Oxide Bipolar Non-Filamentary: MO-BN）ReRAM は、複数の酸化物
層からなる不揮発性の両極性抵抗スイッチングデバイスである。業界では、界面スイッチング、CMOx、MVO、
あるいは非フィラメント型とも言われる。複数のグループが多彩な材料積層構成を提案しており、得られた
結果やモデルも多岐に渡る。メモリ効果は、少なくとも 2 層の界面あるいはその近傍（通常、2~3 nm 以内の
範囲）にて一様に生じることがわかっている。層のうちの一つは導電性の金属酸化物（conductive metal oxide:
CMO）であり、通常、PrCaMnO3や Nb:SrTiO3 55のようなペロブスカイトである。フィラメント型 ReRAM デ
バイス（通常、TiOx、NiOx、HfOx、TaOx、あるいはそれらの組み合わせといった 2 元系の酸化物に基づく）
とは対照的に、MO-BN ReRAM の抵抗変化効果は均一に起きる。材料の選択や構造に依存するが、電流は電 極の全面積、あるいは大部分の面積を通じて流れる。導電性フィラメント形成のための初期化工程は、不要 である。接触面近傍における酸素空孔の電界駆動による再拡散は、界面における電子輸送特性を変化させ （たとえばショットキー障壁高さの変調により）、不揮発性メモリ機能を発現する。電界によるイオン移動 度の指数関数的増加により、層間で酸素の交換が生じ得る。低電流密度、均一な伝導、そして両極性スイッ チングは、実質的に自己発熱が含まれないことを意味する。典型的な抵抗のオン／オフ比は、10 程度である。 両極性非フィラメント型ReRAM の一種としてトンネル ReRAM があり、これは成膜されたイオン導電性トン ネル層（たとえば ZrO2）を含む。ここでは、酸素空孔の再拡散は、トンネル障壁の電子輸送特性の変化を引 き起こす。低電流密度及び面積縮小に伴うデバイス電流の低減は、超高密度メモリへの応用を可能にする。 SET、RESET、そして読出し電流は、デバイス面積縮小とともに減少する。さらに、書き込み電流はトンネル 酸化膜によって制御され、トンネル障壁幅を変えることによって調整できる。SET、RESET の両 I-V 特性はと もに非線形性が強く、512×4,096 ビットまでの非対称メモリアレイに対し、選択デバイスの付加が必要ない本 物の 1R（1 抵抗素子）のクロスポイント型構造が可能になる。SET 動作中の電流制御のための外部回路は、 不要である。オンとオフ状態間の連続的な遷移は、精密な電流制御を必要とせずに、容易に多値プログラミ ングを可能にする。 一般的なCMO の厚みは 5 nm より大きく、トンネル障壁幅は 2~3 nm 程度である。トンネル障壁がある場合、 隣接する電極は、 動作中の酸化を防止する ため、Pt のような不活性金属でなければならない。PCMO （PrCaMnO3）セルの場合、全層における 425℃以下の低い成膜温度のおかげで、BEOL でのメモリ形成が可 能である。 両極性非フィラメント型ReRAM の技術は、他の種類の ReRAM と比べると成熟度が低い。材料系や構造によ るが、10,000 サイクル以上 10 億サイクルまでの繰り返し耐性が、70℃での数日から数か月間のデータ保持時
